[发明专利]半导体装置的制造方法

说明书

技术领域

本发明涉及一种系统和一种高介电常数材料的形成方法，且特别涉及一 种系统和一种在金属氧化物半导体场效应晶体管(metal-oxide semiconductor field-effect transistor)中形成高介电常数栅极介电层的方法。

背景技术

随着集成电路尺寸的微缩(scaling)，相关的应用产品也需要逐渐地增 加操作速度。对于金属氧化物半导体装置(MOS)的需求而言，需要有较快 的装置切换(switch)速度。如同现有技术已知，为了增加MOS装置的操作 速度，需使用具有高介电常数(高k值)的栅极介电层。然而，由于传统氧 化硅材料的k值约为3.9，无法满足高介电常数的需求，因此，业界逐渐地使 用具有高介电常数的材料来制造MOS装置，其中此高介电常数材料可包括 氧化物、氮化物或氮氧化物。

图1显示MOS装置100，MOS装置100具有包含隔离区103的衬底101、 栅极介电层105、栅极电极107、源极/漏极区109和间隔物(spacer)111。 在此MOS装置100中，栅极介电层105由高介电常数材料形成，以增加此 MOS装置的切换速度。

然而，当栅极电极107直接形成于上述具有高介电常数材料的栅极介电 层105之上时，会产生公知的费米能阶钉扎(Fermi-level pinning)效应，此 效应可能会降低MOS装置100的切换速度。其中，有两个可能的原因会造 成上述沿着栅极介电层105与栅极电极107的界面形成费米层的“钉扎 (pinning)”。第一个原因是由于上述高介电常数材料边缘的悬空键(dangling bond，亦即断裂的共价键)将会与沉积于其上方的栅极电极键合(bond)在 一起，而形成“钉扎”的界面状态。第二个原因则是由于在上述界面和此高 介电常数材料中，都缺少氧原子键造成的。并且，此两原因都会在上述界面 产生费米能阶钉扎(Fermi-level pinning)的效应，因而降低整体装置的操作 效率。

因此，需要有一种装置及其形成方法，可减少上述高介电常数材料的悬 空键或可增加上述界面的氧原子数。

发明内容

本发明提供一种半导体装置的制造方法，包括以下步骤：提供半导体衬 底；在该衬底上形成高介电常数介电层；在该高介电常数介电层上形成富硅 薄膜；对该富硅薄膜实施处理步骤，其中至少部分该富硅薄膜通过导入掺杂 物而键合至该高介电常数介电层；以及在该富硅薄膜之上形成导电层。

上述半导体装置的制造方法中，对该富硅薄膜实施的处理步骤可包括至 少部分氧化该富硅薄膜。

上述半导体装置的制造方法中，对该富硅薄膜实施的处理步骤可包括至 少部分氮化该富硅薄膜。

上述半导体装置的制造方法还可包括在该衬底上形成高介电常数介电层 的步骤之前，在该衬底上形成氧化层。

上述半导体装置的制造方法中，在该富硅薄膜之上形成导电层的步骤， 至少部分可以是通过物理气相沉积法完成的。

上述半导体装置的制造方法还可包括以下步骤：除去部分该高介电常数 介电层、该富硅薄膜及该导电层，以形成栅极叠层，其中该栅极叠层包括多 个侧壁；在该衬底中的该栅极叠层的两侧形成多个源极/漏极区；以及在该栅 极叠层的该多个侧壁上形成多个间隔物。

本发明又提供一种半导体装置的制造方法，包括：提供半导体衬底；在 该衬底上形成高介电常数介电材料层；在该高介电常数介电材料层之上形成 薄膜，其中该薄膜包括大部分为硅的材料；在该薄膜中导入多种掺杂物，其 中至少一部分所述多种掺杂物键合至该高介电常数介电材料层；以及在该薄 膜之上形成导电材料层。

本发明还提供一种半导体装置的制造方法，包括：提供衬底，且该衬底 具有多个隔离区；在该衬底之上形成高介电常数材料层；在该高介电常数材 料层之上形成薄膜，且该薄膜包括大部分为硅的材料；在该薄膜中导入多种 掺杂物，使得所述多种掺杂物与该高介电常数材料相互键合；在该薄膜之上 形成栅极电极层；除去部分该高介电常数材料层、该薄膜及该栅极电极层， 以形成栅极叠层，其中该栅极叠层具有多个侧壁；在该衬底中的该栅极叠层 的两侧形成多个源极/漏极区；以及在该栅极叠层的该多个侧壁上形成多个间 隔物。

上述半导体装置的制造方法中，在该薄膜中导入多种掺杂物的步骤，至 少部分可为氧化该薄膜。