[发明专利]时钟控制方法及其控制电路

说明书

本申请是1999年6月14日提交的、申请号为99109037.3、题为 “时钟控制方法及其控制电路”的申请的分案申请。

本发明涉及时钟控制方法和时钟控制电路，特别涉及适用于通过 与系统时钟同步进行内部电路控制的半导体集成电路装置的最佳时钟 信号控制方法及其控制电路。更详细地说，本发明涉及在时钟控制中 使用的时序平均化电路的电路，以及在延迟锁定环(Delayed Locked Loop)、相位同步环、同步延迟电路等的同步电路中使用时序平均化电 路的时钟控制电路。

在通过与系统时钟同步进行内部电路控制的半导体集成电路中， 在每个时钟周期，通过实施一定的电路工作，来控制整个内部电路。

在这种半导体集成电路中，为了保证包括因系统时钟的抖动造成 波动时也能工作，因此在时钟周期中，在实际电路工作中可以使用的 时间应为从时钟周期中扣除抖动部分的时间。

因此，假定在一个时钟周期内实施电路工作中所需最小时间为 Tmin，那么如图16所示，时钟的最小周期t Ckmin必须设定为在Tmin 中加上抖动时间Tjitter部分的时间Tmin+Tjitter以上。

此外，在以往通过与系统时钟同步进行内部电路控制的半导体集 成电路中，为了减小系统时钟与内部时钟的延迟时间，同时使时钟增 倍，而使用了锁相环(Phase Locked Loop：PLL(相位同步环))、延迟锁 定环(Delayed Locked Loop：DLL(延迟同步环))、或同步延迟电路，但 这些时钟控制电路除了有时会成为时钟抖动的发生源外，还存在受系 统时钟抖动的影响使同步时间变长等同步特性劣化的倾向。

再有，在锁相环(Phase Locked Loop：PLL)中，不论怎样设定，都 有降低抖动的效果。PLL电路由图21所示的反馈系统电路构成的电压 控制振荡电路(VCO)105产生与外部时钟相等的频率相位时钟。此时， 利用相位比较器102、后级的电荷泵103、环形滤波器104，可以抑制 系统时钟的抖动成分，抑制由VCO105产生的时钟抖动。再有，电荷 泵103接受来自相位比较器102的输出(上升、下降信号等)，使其输出 节点充放电，由此将时钟及与电压控制振荡电路105输出的相位差部 分相对应的电压作为环形滤波器104的输入电压。

但是，由于PLL电路是反馈电路，所以直至时钟稳定之前，除需 要几百个循环至几千个循环的长周期外，在抖动过大的情况下存在脱 离锁定状态的可能性。

另一方面，DLL由图22所示的反馈系统电路构成的电压控制延迟 电路115产生与外部时钟相等的相位时钟。因此，存在外部时钟的抖 动仍然通过延迟电路从时钟驱动器106传递给内部电路的问题。

同步延迟电路是这样一种电路，使用图23所示的一对延迟电路列 和时钟路径的伪延迟电路(伪输入缓冲器905A和伪时钟驱动器905B)， 测定与外部时钟相等的相位时钟，并使用一对延迟电路列901、902和 伪延迟电路，测定从一个时钟周期t CK部分中扣除伪延迟电路的延迟 时间(td1+td2)的延迟量tV，作为在一个延迟电路列901中推进的长度， 而用另一个延迟电路列902再现该延迟，使内部时钟与外部时钟同步。

在短时间的同步时间中除去时钟脉冲相位差的同步延迟电路由于 电路结构简单，消耗电流少，所以一直用于高速时钟同步电路。作为 这种同步延迟电路，例如可参照下述文献。

[1]特开平8-237091号公报。

[2]Jin-Man Han等人的“256兆比特同步DKAM等所用的变形最 小化技术.”1996 Symp.on VLSI Circ.第192-193页。

[3]Richard B.Watson等人的“具有对过程及环境变化的绝对延 迟调节的时钟缓冲芯片.”Proc.of IEEE 1992 CICC(Custum Integrated Circuits Conference)，25.2.

[4]Yoshihiro OKAJIMA等人的“高速同步接口的数字延迟锁定 环及设计技术.”IEICE TRANS.ELECTRON.VOL.E79-C、NO.6 1996 年6月，第798-807页.