[发明专利]半导体集成电路器件及其制作方法

说明书

本申请是申请号为02144218.5、申请日为2002年9月29日、发明名称为“半导体集成电路器件及其制作方法”的专利申请的分案申请。

技术领域

本发明涉及半导体集成电路器件，特别是涉及用于互连线间连接部分的可行技术。

背景技术

由于近来在半导体集成电路器件中互连线和多金属化的小型化趋势，已在研究制作互连线等的所谓镶嵌技术，这是在绝缘膜中制作沟槽然后在沟槽中嵌以导电膜。

这种镶嵌技术包括单镶嵌法和双镶嵌法，前者是由两个不同的步骤嵌入一个沟槽作为互连线，再嵌入一个沟槽作互连线间的连接，后者是同时嵌入这两个沟槽。

用低电阻的铜膜等作为嵌入这些沟槽的导电膜。

在沟槽内形成具有阻挡性质的导电膜(此后将被称为“阻挡膜”)，以防止嵌入的导电膜金属成分如铜扩散进入绝缘膜，或是改善嵌入的导电膜与绝缘膜的粘附。

例如，在NIKKEI MICRODEVICES，pp 65-66(July，2000)中指出一个问题，在用溅射法在孔的内壁制作下层膜时，溅射粒子斜射在晶片的周边部分，因而使其对孔的覆盖性质恶化。

发明内容

本发明已完成了提高镶嵌技术制作互连线等可靠性的研究，并发现镶嵌引线的可靠性与阻挡膜如何粘附在沟槽内的方法有密切联系。

具体说来，阻挡膜需有充分的厚度，以阻挡嵌在沟槽中导电膜的金属成分，如铜，在绝缘膜中的扩散，并改善嵌在沟槽中的导电膜与绝缘膜的粘附。

当阻挡膜的覆盖性差时，阻挡膜的厚度在沟槽的底部或侧壁是不同的。如果为了防止这种不均匀性将阻挡膜全部做成厚的，嵌在导电膜中的孔的纵横比就会变大时，引起导电膜的镶嵌失效。

阻挡膜的电阻大于嵌在沟槽中导电膜的电阻。如果阻挡膜做得特别厚，互连线或连接部分的电阻变大，因而妨碍半导体集成电路器件的高速工作。

因此阻挡膜的厚度不要大于预定的厚度。如果因厚度不均匀，阻挡膜的某些部分较薄，由于这些部分的电阻较小而提供了电流通道。特别是在接触孔处，如果电流通道的最短距离与这样的部分彼此一致，就会发生电子的聚集。结果，就会发生所谓的电迁徙，即金属原子被这样一些部分的电子所吸引。在金属原子迁移后在这些部分出现空洞，从而发生连接失效或断路。

本发明的一个目的是优化连接互连线的连接部分的结构，因而改善电迁徙性质。

本发明的另一个目的是优化互连线间连接部分处的阻挡膜结构，因而改善半导体集成电路器件的特性。

由本说明书的描述与附图，上述的和其他的目的以及本发明的新特点将是明显的。

下面将简短地叙述本专利申请所公开的发明中典型发明的梗概。

(1)本发明的一个方面是提供了一种半导体集成电路器件，它在半导体衬底上制作的绝缘膜中开孔；在开孔的底部和侧壁上制作第一导电膜，从底部中间向孔的侧壁，膜的厚度增大；在第一导电膜上制作第二导电膜，它也嵌在孔中。

(2)本发明的另一个方面也是提供一种半导体集成电路器件，它在半导体衬底上制作的绝缘膜中开孔；在开孔的底部和侧壁上制作第一导电膜，且开孔底部中间处的膜厚B小于膜厚A，膜厚A相应于从开孔底角至第一导电膜表面的最近点向孔底部作垂线的距离；在第一导电膜上制作第二导电膜，它也嵌在孔中。

(3)本发明的再一个方面也是提供一种半导体集成电路器件，它在半导体衬底上制作的绝缘膜中开孔；在开孔的底部和侧壁上制作第一导电膜，且开孔底部中间处的电阻较相应于从开孔底角至第一导电膜表面的最近点向开孔底部作垂线的那部分的电阻低；在第一导电膜上制作第二导电膜，它也嵌在孔中。

(4)本发明还有一个方面也是提供一种半导体集成电路器件，它在半导体衬底上制作第一层互连线；在第一层互连线上制作的绝缘膜中开孔；在开孔的底部露出第一层互连线；在开孔的底部和侧壁制作第一导电膜；在第一导电膜上制作第二导电膜，且嵌在开孔内；在第二导电膜上制作第二层互连线，其中由第一层互连线经第一和第二导电膜至第二层互连线的最短路径穿过第一导电膜的位置，与第一导电膜电阻最低处不一致。

(5)本发明还有一个方面也是提供一种半导体集成电路器件，它包括在半导体衬底上制作的第一层互连线，在第一层互连线上制作的绝缘膜，在第一层互连线和绝缘膜中开孔，其底部位置深于第一层互连线表面，第一导电膜制作在开孔的底部和侧壁上，在开孔侧壁上邻近于第一层互连线表面处的膜厚E大于开孔底部中间的膜厚B，在第一导电膜上制作第二导电膜，且嵌在开孔内。

附图说明