[发明专利]半导体集成电路器件及其制作方法无效

专利信息
申请号: 200710136897.0 申请日: 2002-09-29
公开(公告)号: CN101097888A 公开(公告)日: 2008-01-02
发明(设计)人: 石川憲辅;齋藤逹之;宫内正敬;斎藤敏男;芦原洋司 申请(专利权)人: 株式会社日立制作所
主分类号: H01L21/768 分类号: H01L21/768;H01L23/522;H01L23/528
代理公司: 中国国际贸易促进委员会专利商标事务所 代理人: 王永刚
地址: 日本*** 国省代码: 日本;JP
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摘要:
搜索关键词: 半导体 集成电路 器件 及其 制作方法
【权利要求书】:

1.一种制造半导体集成电路器件的方法,包括步骤:

(a)在半导体衬底上形成第一绝缘膜;

(b)在所述第一绝缘膜中形成第一布线;

(c)在所述第一布线上形成第二绝缘膜;

(d)在所述第二绝缘膜上形成第三绝缘膜;

(e)通过蚀刻所述第二和第三绝缘膜形成开孔,所述开孔延伸至所述第一布线;

(f)蚀刻所述第一布线的表面;

(g)在所述开孔的底部和侧壁上形成第一导电膜;及

(h)在所述第一导电膜上形成第二导电膜,使得所述第二导电膜嵌入在所述开孔中,

其中在所述开孔的底部中心处所述第一导电膜的厚度小于所述步骤(f)中的所述蚀刻量。

2.根据权利要求1的制造半导体集成电路器件的方法,

其中所述开孔的侧壁的所述第一导电膜的厚度大于在所述开孔的底部中心处所述第一导电膜的所述厚度。

3.根据权利要求1的制造半导体集成电路器件的方法,

其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的底部的中心向所述开孔的侧壁的向上斜坡的膜厚度。

4.根据权利要求1的制造半导体集成电路器件的方法,

其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的侧壁向底部的中心下降的下降部分。

5.根据权利要求1的制造半导体集成电路器件的方法,

其中所述第一导电膜由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、硅氮化钛(TiSiN)或硅氮化钨(WSiN)、或其合金、或其叠层膜制成。

6.根据权利要求1的制造半导体集成电路器件的方法,

其中所述第二导电膜是铜(Cu)膜或铜合金膜。

7.根据权利要求1的制造半导体集成电路器件的方法,

其中所述第一导电膜具有对所述第二导电膜的阻挡膜的功能。

8.根据权利要求1的制造半导体集成电路器件的方法,

其中在所述步骤(g)中,所述第一导电膜由偏压溅射法形成。

9.一种制造半导体集成电路器件的方法,包括步骤:

(a)在半导体衬底上形成第一绝缘膜;

(b)在所述第一绝缘膜中形成第一布线;

(c)在所述第一布线上形成第二绝缘膜;

(d)在所述第二绝缘膜上形成第三绝缘膜;

(e)通过蚀刻所述第二和第三绝缘膜形成开孔,所述开孔延伸至所述第一布线;

(f)蚀刻所述第一布线的表面;

(g)在所述开孔的底部和侧壁上形成第一导电膜;及

(h)在所述第一导电膜上形成第二导电膜,使得所述第二导电膜嵌入在所述开孔中,

其中在所述开孔的底部中心处所述第一导电膜的厚度小于所述步骤(f)中的所述蚀刻的表面量,及

其中在所述第一布线的所述表面下形成的所述第二导电膜的宽度小于在所述第一布线的所述表面上形成的所述第二导电膜的宽度。

10.根据权利要求9的制造半导体集成电路器件的方法,

其中所述开孔的侧壁的所述第一导电膜的厚度大于在所述开孔的底部中心处所述第一导电膜的所述厚度。

11.根据权利要求9的制造半导体集成电路器件的方法,

其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的底部的中心向所述开孔的侧壁的向上斜坡的膜厚度。

12.根据权利要求9的制造半导体集成电路器件的方法,

其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的侧壁向底部的中心下降的下降部分。

13.根据权利要求9的制造半导体集成电路器件的方法,

其中所述第一导电膜由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、硅氮化钛(TiSiN)或硅氮化钨(WSiN)、或其合金、或其叠层膜制成。

14.根据权利要求9的制造半导体集成电路器件的方法,

其中所述第二导电膜是铜(Cu)膜或铜合金膜。

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