[发明专利]集成电路及形成集成电路的掩模组

说明书

技术领域

本发明涉及一种集成电路的结构及形成方法，且特别涉及p型金属氧化物半导体(PMOS)装置的硅锗(SiGe)应力源(stressor)的形成方法。

背景技术

在过去的数十年，半导体如金属氧化物半导体(MOS)装置尺寸的缩小，增进了集成电路的速度、性能、密度及每单位功能的成本。根据半导体的设计及其固有的特性，改变栅极底下及晶体管的源极与漏极之间的沟道区的长度将改变与沟道区相关的电阻，由此而影响晶体管的性能。特别是，缩短沟道区的长度将减少晶体管源极与栅极的电阻，当假设其他参数维持不变，且对晶体管的栅极施以足够的电压时，缩短沟道区的长度可增加源极与漏极之间的电流。

为了进一步增进MOS装置的性能，可在MOS晶体管的沟道区施加应力以改善载流子迁移率(mobility)。一般而言，在n型金属氧化物半导体(NMOS)装置中源极与漏极的方向产生拉应力(tensile stress)，而在在p型金属氧化物半导体装置中源极与漏极的方向产生压应力(compressivestress)。

在PMOS装置的沟道区施加压应力的常用方法是，在源极区与漏极区生长硅锗(SiGe)应力源。此方法通常包括：在半导体衬底上形成栅极叠层；在栅极叠层侧壁形成栅极间隙壁；在硅衬底中形成凹陷部；在凹陷部中外延生长硅锗应力源。由于硅锗的晶格(lattice)常数大于硅，因此硅锗可对位于源极硅锗应力源与漏极硅锗应力源之间的沟道区施加压应力。

然而，硅锗的外延工艺会发生均匀性的问题。图1示出现有技术的具有硅锗应力源4的PMOS装置2。如图1所示，由于图案负载效应(pattern-loadingeffect)，硅锗应力源4的厚度不均匀，且因此形成丘状物(hump)。硅锗应力源的厚度不均匀将降低PMOS装置的驱动电流。

现有技术中，可通过控制锗浓度来减少硅锗区厚度的不均匀，这就是说，利用调整外延工艺参数，例如气体流量、反应压力及电力等等，来控制锗的浓度。然而，控制外延工艺参数将降低集成电路工艺中晶圆的产出率，并且，还可能导入污染物。因此，目前需要一种解决硅锗区厚度不均匀的方法。

发明内容

有鉴于此，本发明的目的之一在于提供一种可改善硅锗区的厚度均匀性的集成电路及其制造方法。

本发明提供一种集成电路，包括：半导体衬底，其具有第一区；至少一个p型区，在该半导体衬底中，且多个硅锗区形成在该p型区中；至少一个n型区，在该半导体衬底中；其中在该第一区中的所有所述硅锗区具有第一总面积，在该第一区中的所有所述p型区具有第二总面积，在该第一区中的所有所述n型区具有第三总面积；以及其中该第一总面积与该第二及第三总面积的总和的比率约介于5％至50％之间。

上述集成电路中，该第一区可包括整个芯片。

上述集成电路中，该比率约介于8％至20％之间。

上述集成电路中，该第一区可具有约介于1mm至50mm的宽度及长度。

上述集成电路中，该第一区中的所述p型区包括多个p型有源区及多个p型非有源区，该第一区中的该n型区包括多个n型有源区及多个n型非有源区。

上述集成电路中，所述多个p型非有源区中的至少一个包括第一部分及第二部分，其中该第一部分包括硅锗，该第二部分不具有硅锗。

上述集成电路中，所述多个p型有源区中的p型有源区包括第一部分及第二部分，其中该第一部分包括硅锗，该第二部分不具有硅锗，且该p型有源区中的硅锗的宽度等于该p型有源区的宽度。

上述集成电路中，该第一区是电路区，该电路区选自由核心区、输入/输出区、存储区及其组合所组成的群组。

本发明又提供一种集成电路，包括：半导体衬底；第一区，其包括在该半导体衬底中的多个核心装置；第二区，其包括在该半导体衬底中的多个输入/输出装置；第三区，其包括在该半导体衬底中的多个存储装置，该第一区、该第二区及该第三区的面积均约介于1×1mm²至50×50mm²；至少一个p型区，分别在该第一区、该第二区及该第三区中，其中该p型区包括硅锗区形成于其中；至少一个n型区，分别在该第一区、该第二区及该第三区中；其中该第一区、该第二区及该第三区中的所有所述硅锗区具有第一总面积，该第二区及该第三区中的所有所述p型区具有第二总面积，该第二区及该第三区中的所有所述n型区具有第三总面积；以及其中该第一总面积与该第二及第三总面积的总和的比率约介于5％至50％之间。