[发明专利]集成电路及形成集成电路的掩模组

权利要求书

1.一种集成电路，包括：

半导体衬底，其具有第一区；

至少一个p型区，在该半导体衬底中，且多个硅锗区形成在该p型区中；

至少一个n型区，在该半导体衬底中；

其中在该第一区中的所有所述硅锗区具有第一总面积，在该第一区中的所有所述p型区具有第二总面积，在该第一区中的所有所述n型区具有第三总面积；以及

其中该第一总面积与该第二及第三总面积的总和的比率约介于5％至50％之间。

2.如权利要求1所述的集成电路，其中该第一区包括整个芯片。

3.如权利要求2所述的集成电路，其中该比率约介于8％至20％之间。

4.如权利要求1所述的集成电路，其中该第一区具有约介于1mm至50mm的宽度及长度。

5.如权利要求1所述的集成电路，其中该第一区中的该p型区包括多个p型有源区及多个p型非有源区，该第一区中的该n型区包括多个n型有源区及多个n型非有源区。

6.如权利要求5所述的集成电路，其中所述多个p型非有源区中的至少一个包括第一部分及第二部分，其中该第一部分包括硅锗，该第二部分不具有硅锗。

7.如权利要求5所述的集成电路，其中所述多个p型有源区中的p型有源区包括第一部分及第二部分，其中该第一部分包括硅锗，该第二部分不具有硅锗，且该p型有源区中的硅锗的宽度等于该p型有源区的宽度。

8.如权利要求1所述的集成电路，其中该第一区是电路区，该电路区选自由核心区、输入/输出区、存储区及其组合所组成的群组。

9.一种集成电路，包括：

半导体衬底；

第一区，其包括在该半导体衬底中的多个核心装置；

第二区，其包括在该半导体衬底中的多个输入/输出装置；

第三区，其包括在该半导体衬底中的多个存储装置，该第一区、该第二区及该第三区的面积均约介于1×1mm²至50×50mm²；

至少一个p型区，分别在该第一区、该第二区及该第三区中，其中该p型区包括硅锗区形成于其中；

至少一个n型区，分别在该第一区、该第二区及该第三区中；

其中该第一区、该第二区及该第三区中的所有所述硅锗区具有第一总面积，该第二区及该第三区中的所有所述p型区具有第二总面积，该第二区及该第三区中的所有所述n型区具有第三总面积；以及

其中该第一总面积与该第二及第三总面积的总和的比率约介于5％至50％之间。

10.一种形成集成电路的掩模组，包括：

第一区，其以掩模组中一个以上的掩模定义；

多个第一图案，在该第一区中，所述多个第一图案定义多个p型区及多个n型区；

多个第二图案，在该第一区中，所述多个第二图案定义多个硅锗区，所述多个p型区包括所述多个第二图案；

其中所述多个第一图案具有第一总面积，所述多个第二图案具有第二总面积；

其中该第二总面积与该第一总面积的比率约介于5％至50％之间。

11.如权利要求10所述的形成集成电路的掩模组，其中该第一区包括整个芯片，该比率约介于8％至20％之间。

12.如权利要求10所述的形成集成电路的掩模组，其中该第一区中的所述多个p型区包括多个p型有源区及多个p型非有源区，该第一区中的所述多个n型区包括多个n型有源区及多个n型非有源区。