[发明专利]半导体集成电路器件及衬底偏置控制方法

权利要求书

1.一种半导体集成电路器件，包括：

第一偏置产生电路，其配置为产生P沟道晶体管的第一衬底偏置电压；

第二偏置产生电路，其配置为产生N沟道晶体管的第二衬底偏置电压；

控制电路，其配置为基于向其施加了所述第一衬底偏置电压和所述第二衬底偏置电压的电路的操作状态，独立地控制所述第一偏置产生电路和所述第二偏置产生电路；

延迟监控部分，其配置为测量所述电路中包括的第一电路的延迟时间，并输出该第一电路的所述延迟时间与预定延迟时间之间的比较结果；以及

PN平衡监控部分，其配置为测量所述P沟道晶体管的导通电流和所述N沟道晶体管的导通电流之间的平衡，并输出PN平衡信号，

其中所述控制电路基于所述比较结果和所述PN平衡信号，独立地控制所述第一偏置产生电路和所述第二偏置产生电路。

2.如权利要求1所述的半导体集成电路器件，其中所述控制电路与时钟信号同步地操作，并在所述时钟信号的一个周期中仅控制所述第一衬底偏置电压和所述第二衬底偏置电压中的一个。

3.如权利要求1所述的半导体集成电路器件，其中所述PN平衡监控部分包括：

第一延迟电路，其配置为产生取决于所述P沟道晶体管的特性的延迟时间，

第二延迟电路，其配置为产生取决于所述N沟道晶体管的特性的延迟时间，以及

第一PN平衡信号产生电路，其配置为基于由所述第一延迟电路所产生的所述延迟时间和由所述第二延迟电路所产生的所述延迟时间之间的差，来产生所述PN平衡信号。

4.如权利要求3所述的半导体集成电路器件，其中所述PN平衡监控部分包括：

第二PN平衡信号产生电路，其配置为产生第二PN平衡信号，该信号表示所述差是否是在预定的范围中，且将所述第二PN平衡信号输出给控制电路，

其中所述控制电路基于所述第二PN平衡信号，独立地控制所述第一偏置产生电路和所述第二偏置产生电路，使得延迟时间最接近于在所述预定范围内的所述预定延迟时间。

5.如权利要求3所述的半导体集成电路器件，其中所述第一延迟电路包括：

多个AND电路，其配置为彼此级联；以及

其中所述第二延迟电路包括：

多个OR电路，其配置为彼此级联。

6.如权利要求3所述的半导体集成电路器件，其中所述第一延迟电路包括：

多个NAND电路，其配置为彼此级联；以及

其中所述第二延迟电路包括：

多个NOR电路，其配置为彼此级联。

7.如权利要求1所述的半导体集成电路器件，其中所述延迟监控部分包括：

时钟延迟电路，其配置为输出第一延迟时钟信号，时钟信号被所述第一电路延迟；

比较部分，其配置为输出所述时钟信号和所述第一延迟时钟信号间的比较结果；

其中，所述PN平衡监控部分包括：

第一延迟电路，其配置为输出第二延迟时钟信号，所述时钟信号被所述P沟道晶体管延迟，

第二延迟电路，其配置为输出第三延迟时钟信号，所述时钟信号被所述N沟道晶体管延迟，

PN平衡信号产生电路，其配置为基于所述第二延迟时钟信号和所述第三延迟时钟信号，输出所述PN平衡信号。

8.如权利要求7所述的半导体集成电路器件，其中所述第一延迟电路输出第四延迟时钟信号，其延迟时间被缩短了与预定数量的所述P沟道晶体管对应的时间；

所述第二延迟电路输出第五延迟时钟信号，其延迟时间被缩短了与预定数量的所述N沟道晶体管对应的时间；

其中所述PN平衡监控部分进一步包括：

第二PN平衡信号产生电路，其配置为输出第二PN平衡信号，该信号表示所述第四延迟时钟信号和所述第三延迟时钟信号之间的延迟差是否在预定范围中，以及

第三PN平衡信号产生电路，其配置为输出第三PN平衡信号，该信号表示所述第五延迟时钟信号和所述第二延迟时钟信号之间的延迟差是否在预定范围中，

其中所述控制电路基于所述第二PN平衡信号和所述第三PN平衡信号，独立地控制所述第一偏置产生电路和所述第二偏置产生电路，使得延迟时间最接近于所述的预定范围中的所述预定的延迟时间。