[发明专利]互连结构及其制造方法

说明书

技术领域

本发明涉及一种半导体结构以及制造它的方法。更具体来讲，本发明涉及一种单或者双镶嵌类型的互连结构，其中采用了具有表面氧化物区域的低泄漏的含金属罩(metal-containing cap)。本发明还提供了一种制造这种半导体结构的方法。

背景技术

通常，半导体器件包括多个电路，所述多个电路形成了在半导体衬底上制造的集成电路。信号通路的复合网络一般被路由以便连接分布在衬底表面上的电路元件。跨越所述器件来有效路由这些信号要求构造多级或者多层的互连结构，例如单或者双镶嵌布线结构。在典型的互连结构内，金属过孔(via)与半导体衬底垂直，而金属线与半导体衬底平行。

与基于铝(Al)的互连相比，由于在电阻率和可靠性方面所有改进，基于铜(Cu)的互连在微电子技术产业中已被广泛接受。然而，随着器件的缩小，布线电容占整个电容的百分比变得越来越巨大，这造成信号延迟、功耗和噪声增加。因此，对于90纳米及以上技术节点而言，低k电介质(具有小于二氧化硅的介电常数)正成为主流。

令人遗憾的是，由于通常用来钝化Cu表面的电介质覆盖层(capping layer)例如SiN或者SiC的存在，这种互连的有效介电常数高于低k电介质的有效介电常数。

最近，已经显示出的是，可以通过在这种互连结构中使用自对准的CoWP罩(cap)而不是电介质覆盖层来减少电路延迟。例如参见由T.Ko等于2003年在VLSI Symp.Proc第109页发表的标题为“HighPerformance/Reliability Cu Interconnect with Selective CoWP Cap”的文章。所述CoWP罩是使用无电镀敷有选择地形成在含Cu特征(feature)上的，其详细内容例如可以在由A.Kohn等在Mater.Sci.Eng.A 302，18(2001)中发表的标题为“Characterization of electrolessdeposited Co(W，P)thin films for encapsulation of coppermetallization”的文章以及由C.-K Hu等在Microelec.Eng.70，406(2003)中发表的标题为“Reduced Cu interface diffusion by CoWPsurface coating”的文章中找到。

尽管在使用CoWP罩方面获得进展，但是仍然不清楚的是，在氧化工艺例如电介质沉积和抗蚀剂剥离期间，CoWP罩独自(在没有覆盖电介质罩的情况下)是否可以提供足够的阻挡(barrier)。在基于氧化物的电介质通过等离子增强型化学汽相沉积进行电介质沉积期间，所述CoWP罩暴露在从350°到400℃的温度范围内的氧化环境。Cu和Co都在低温(例如，低于400℃)下氧化是公知的。

J.Gambino等于2005年在Materials，Technology and Reliabilityof Advanced Interconnects-2005的第863卷第227页发表的标题为“Thermal Oxidation of Cu interconnects capped with CoWP”的文章提供了对包括CoWP罩的Cu互连的热氧化的调查报告。根据报告，由于CoWP破坏Cu互连，所以它不具有良好的阻碍热氧化的作用。

另外，虽然利用无电工艺来向含Cu特征选择性地沉积CoWP，但是金属微粒被形成在电介质材料的表面上，所述电介质材料位于含Cu特征之间。导电特征之间存在金属微粒或者残余物会导致较高的泄漏电流(与没有CoWP的类似结构相比，具有CoWP的泄漏大约为十倍或者更高)并导致可靠性降低。

鉴于上述内容，需要为导电特征提供一种金属罩，所述金属罩不增加互连结构的泄漏电流，同时避免在上述Gambino等的参考文献中提及的缺陷。

发明内容

本发明提供了一种互连结构，其包括位于存在于电介质材料内的每一导电特征(feature)顶上的含金属罩。依照本发明，含金属罩的表面区域在任何其它电介质材料随后沉积在其上之前被氧化。另外，位于导电特征之间的电介质材料表面上的金属微粒也可以与含金属罩的表面区域同时被氧化。这样做提供了具有降低的泄漏电流的结构。依照本发明，氧化步骤是在含金属罩的无电镀敷之后并且在电介质覆盖层和/或覆盖层间(interlayer)或层内(intralevel)电介质材料的沉积之前执行的。

概括地讲，本发明提供了一种互连结构，包括：