[发明专利]一种消除隔行字线桥接的方法

说明书

技术领域

本发明涉及一种存储阵列的排列方法，尤其涉及一种可消除隔行字线桥接的存储阵列排列方法。

背景技术

在110nm的沟槽式(Deep Trench，简称DT)动态随机读取存储器(DynamicRandom Access Memory，简称DRAM)技术的节点(node)里，经常会产生一种特殊的失效模型——隔行字线桥接(Interleave Word Line Bridge，简称Interleave WL)，这种失效模型随机分布在晶圆的存储阵列的边缘(array edge)。

为了找出这种失效模型产生的原因，我们采用了电性失效分析(ElectricalFailure Analysis，简称EFA)和物理失效分析(Physical Failure Analysis，简称PFA)来对这种隔行字线桥接进行分析。

从PFA分析的结果来看，interleave WL仅仅发生在存储阵列边缘的一些特殊的区域上，其根本原因是存储阵列边缘的设计问题。由于存储阵列边缘的负载效应(loading effect)，DT的均匀度和形状在存储阵列的边缘和在存储阵列的中心并不完全相同，这会导致存储阵列边缘的多晶硅填充工艺产生一些较大空洞；由于空洞的存在，后续的浅沟槽隔离(Shallow Trench Isolation)蚀刻(etch)，高密度等离子体辅助薄膜沉积(HDP deposition)，CMP(化学机械抛光)工艺完成后，会产生局部碟形效应；由于上一层的碟形效应的影响，而导致栅极薄膜沉积的形状并不是很规则，从而造成光刻和蚀刻的残留。其结果就必然导致在栅极蚀刻过后残存有多晶硅的残留。

并且这种失效模型的出现和晶圆的制作过程没有太多的关联，完全由于存储阵列边缘的过渡区域的负载效应(loading effect)造成的，这种失效模型一般会导致晶圆的良率下降1.5％左右，甚至在这个失效模型所引起的不稳定系统的作用下，晶圆的良率可能会下降20％左右。所以我们必须寻求一种新的技术来 解决这种隔行字线桥接。

发明内容

本发明所要解决的技术问题是提供了一种消除隔行字线桥接方法，能有效的解决多晶硅蚀刻后出现的残留而导致GC桥接问题，提高了晶圆的良率。

本发明一种消除隔行字线桥接方法，在存储阵列边缘排列虚拟单元，并且该虚拟单元的沟槽到栅极的距离大于0.44nm，小于3.52nm；沟槽到字线电路有源区的距离大于0.44nm，小于3.52nm，并且虚拟单元在排列的过程中始终保持与字线平行。

本发明由于采用了以上技术特征，使之与现有技术相比，具有以下优点和积极效果：

采用了在存储阵列的边缘多排列虚拟单元的方法，有效地消除了隔行字线桥接问题。

附图说明

图1为存储阵列边缘排列局部图。

具体实施方式

基于上述的分析，隔行字线桥接(bridge)产生的根本原因于存储阵列边缘的空白太多造成的，所以我们重新设计了DT(沟槽)，AA(Active area，有源区域)，GC(Gate of Conduct，栅极)的排列，最主要的是我们在存储阵列的边缘增加了一些DT虚拟单元(dummy)，所谓的虚拟单元是指和现有的DT一样，但是却不起任何的实际作用的单元。

下面结合一个具体实施例对本发明做一个详细说明，如图3所示，虚拟单元104排列在存储阵列的周围，并且保证排列虚拟单元104后，其虚拟单元的沟槽101到栅极102的距离要大于0.44nm，小于3.52nm；并且沟槽101到SWD(Sub-Word Line Driver，字线驱动电路)的有源区103的距离大于0.44nm，小于3.52nm，并且所排列的虚拟单元和字线是平行的。

在背景技术的分析里面我们可以知道，隔行字线桥接经常发生在存储阵列 的边缘区域，这和晶圆的制作工艺过程是没有关系的，即无论采用什么样的晶圆制作工艺都不可避免的出现桥接(Bridge)，本发明在存储阵列周围的空白地方排列虚拟单元后，改善了原来会出现桥接(Bridge)区域的均匀度，在这些区域不会产生空洞，也就不会造成WL bridge。

本实施例只是对本发明的一个举例说明，本发明所要保护的范围不限于此，所有在存储阵列的边缘排列虚拟单元，都在本发明的保护范围之内，并且其可以根据不同的需要，在存储阵列的周围排列数量行数不等的虚拟单元。

通过对本发明的晶圆和现有方法的晶圆进行电性失效分析，结果我们发现：

1、使用现有存储阵列的晶圆，我们随机抽查了151个，结果发现有74个发生了隔行字线桥接，其失效率接近50％