[发明专利]基于finFET的非易失性存储器

权利要求书

1.一种位于衬底层(2)上的非易失性存储器，包括源和漏区(3)以及沟道区(4)；

所述源和漏区(3)以及所述沟道区(4)设置在所述衬底层(2)上的半导体层(20)中；

沟道区(4)呈鳍状，在源和漏区(3)之间纵向(X)地延伸；

其中，沟道区(4)包括两个鳍部分(4a，4b)以及鳍内间隔(10)，所述鳍部分(4a、4b)沿纵向(X)延伸并且间隔开，所述鳍内间隔(10)位于所述鳍部分(4a、4b)之间；以及

电荷存储区(11，12；15，12)位于鳍部分(4a，4b)之间的鳍内间隔(10)中。

2.根据权利要求1中所述的非易失性存储器，其中，栅氧化层(13)覆盖鳍部分(4a，4b)以及鳍内间隔(10)中的电荷存储区(11，12；15，12)；

栅极层(14，G)围绕鳍部分(4a，4b)以及电荷存储区(11，12；15，12)，所述栅氧化层(13)将鳍部分(4a，4b)和电荷存储区(11，12；15，12)与栅极(14，G)分离。

3.根据权利要求2中所述的非易失性存储器，其中，所述电荷存储区(11，12)包括电介质层(11)和多晶硅层(12)；所述电介质层(11)插入到鳍部分(4a，4b)加上鳍内间隔(10)的底面(23)和多晶硅层(12)之间，在操作期间多晶硅层(12)配置作为浮置栅极(FG)，所述栅极(14，G)配置作为控制栅极(CG)。

4.根据权利要求2中所述的非易失性存储器，其中，电荷存储区(15，12)包括电荷俘获叠层(15)和多晶硅层(12)；电荷俘获叠层(15)插入到鳍部分(4a，4b)加上鳍内间隔(10)的底面(23)和多晶硅层(12)之间；电荷俘获叠层(15)包括第一电介质层、电荷俘获层和第二电介质层，在操作期间多晶硅层(12)配置作为控制栅极(CG)，所述栅极(14，G)作为存取栅极。

5.根据权利要求4中所述的非易失性存储器，其中，所述电荷俘获层为氮化硅层。

6.根据权利要求4或5中所述的非易失性存储器，其中，所述第一和第二电介质层包括二氧化硅或高K材料。

7.根据任一前述权利要求中所述的非易失性存储器，其中，所述半导体层(20)的自由表面(24)低于所述鳍内间隔(10)的底面(23)。

8.根据任一前述权利要求中所述的非易失性存储器，其中，所述半导体层(20)的自由表面(24)低于鳍内间隔(10)的底面(23)，并且在所述自由表面(24)附近的鳍部分(4a，4b)的较低区域处存在底切口。

9.一种位于衬底层(2)上的非易失性存储器的制造方法，包括：

在衬底层(2)上设置半导体层(20)；

在半导体层(20)中形成源和漏区(3)以及沟道区(4)，所述沟道区(4)呈鳍状，并且在源和漏区(3)之间纵向(X)延伸；

在鳍状沟道区(4)内形成两个鳍部分(4a，4b)，所述鳍部分(4a，4b)沿纵向延伸(X)并且彼此间隔开，其中鳍内间隔(10)位于所述鳍部分(4a，4b)之间；以及

将电荷存储区(11，12；15，12)设置在鳍部分(4a，4b)之间的鳍内间隔(10)中。

10.根据权利要求9中所述的非易失性存储器的制造方法，其中，所述方法包括：

使用沟槽掩模在半导体层(20)中刻蚀出沟槽(10)作为鳍内间隔(10)；

沉积叠层(11，12；15，12)，用于在鳍内间隔(10)中形成电荷存储区；

按照这样的方式平面化所述叠层(11，12；15，12)，使得所述叠层的顶部表面实质上与所述半导体层(20)的顶部表面(21)水平；

在已平面化的叠层(11，12；15，12)以及与沟槽(10)相邻的半导体层(20)的周边区域上设置掩模(M1)；以及

刻蚀未被所述掩模(M1)覆盖的半导体层(20)以形成鳍部分(4a，4b)。

11.根据权利要求10中所述的非易失性存储器的制造方法，其中，所述方法还包括刻蚀所述半导体层(20)，用于设置半导体层(20)的自由表面(24)，所述自由表面(24)与沟槽(10)的底面(23)实质上在同一水平面上。