[发明专利]半导体元件及其制造方法

说明书

技术领域

本发明涉及一种半导体元件及其制造方法，尤其涉及一种通过局部机械应力控制来增进操作效能的半导体元件及其制造方法。

背景技术

在半导体元件中，常通过缩小元件尺寸来达到高速操作和低耗电量的目的。然而，在元件集成度不断提升的情况下，使得目前元件尺寸极小化程度已接近极限，需发展其它缩小元件尺寸的方法，来达成高速操作和低耗电量的目的。

因此，现有技术中提出一种利用控制半导体晶体管沟道区的应力的方式，来解决元件尺寸极小化程度已接近极限的问题。此一方法是利用应力改变晶格间距，来增加载流子的迁移率。

控制沟道区应力常见的方法，为利用具有压缩应力(compressive-stressedSi-Ge layer)的硅锗层作为PMOS晶体管的沟道区，及利用具有拉伸应力的硅层(tensile-strained Si layer)作为NMOS的沟道区，以改变晶格间距，来增加载流子的迁移率。然而，在CMOS工艺中，要同时形成上述沟道区时，在进行制作上相当复杂。而且，在进行高热处理形成硅锗层时，会产生位错(dislocation)的现象或是造成锗的分离，而使得栅极击穿电压的特性恶化。

所以，近来在现有技术中，有一种局部机械应力控制的方法，是利用作为接触窗蚀刻停止层的氮化硅层，于沟道区产生应力，来影响驱动电流的大小并改善载流子的迁移率。

虽然，上述局部机械应力控制方法的操作简单，但目前能改善沟道区的应力有限。

发明内容

有鉴于此，本发明的目的是提供一种半导体元件，可有效提升电子迁移率，以达成高速操作和低耗电量的目的。

本发明的再一目的是提供一种半导体元件的制造方法，可增加沟道区的应力，以达成高速操作和低耗电量的目的。

本发明提出一种半导体元件，包括基底、栅介电层、栅极、源极/漏极区及应力层。其中，栅介电层配置于基底上，而栅极配置于栅介电层上，且栅极的顶部面积大于底部面积。另外，源极/漏极区配置于栅极两侧的基底中，而应力层配置于基底上，并覆盖于栅极与源极/漏极区上。

依照本发明的一优选实施例所述，在上述的半导体元件中，还包括浅掺杂区，配置于源极/漏极区与栅极之间的基底中。

依照本发明的一优选实施例所述，在上述的半导体元件中，还包括环状注入区(halo implant region)，配置于浅掺杂区下方的基底中。

依照本发明的一优选实施例所述，在上述的半导体元件中，还包括金属硅化物，配置于栅极与应力层之间，及源极/漏极区与应力层之间。

依照本发明的一优选实施例所述，在上述的半导体元件中，金属硅化物的材料为硅化钛、硅化钨、硅化钴、硅化镍、硅化钼或硅化铂。

依照本发明的一优选实施例所述，在上述的半导体元件中，应力层的材料为氮化硅、氧化硅或氮氧化硅。

依照本发明的一优选实施例所述，在上述的半导体元件中，还包括衬氧化层，配置于栅极的侧壁上。

依照本发明的一优选实施例所述，在上述的半导体元件中，衬氧化层的材料包括氧化硅。

依照本发明的一优选实施例所述，在上述的半导体元件中，栅极的材料包括掺杂多晶硅。

依照本发明的一优选实施例所述，在上述的半导体元件中，基底为硅基底或绝缘层上有硅(silicon on insulator，SOI)的基底。

本发明提出一种半导体元件的制造方法，首先提供基底，在基底上由下而上已形成有栅介电层及导体层，再于导体层上形成图案化光致抗蚀剂层。接着，以图案化光致抗蚀剂层为掩模，进行蚀刻工艺，移除部分导体层以形成栅极，并移除部分栅介电层，其中栅极的顶部面积大于底部面积。然后，移除图案化光致抗蚀剂层，再于栅极的侧壁上形成间隙壁。接下来，于间隙壁两侧的基底中形成源极/漏极区，再移除间隙壁。之后，于基底上形成应力层，并覆盖栅极及源极/漏极区。

依照本发明的一优选实施例所述，在上述的半导体元件的制造方法中，蚀刻工艺是使用二组蚀刻气体比例变化进行分段蚀刻。

依照本发明的一优选实施例所述，在上述的半导体元件的制造方法中，这些蚀刻气体，一组为氯气(Cl₂)及氧气(O₂)，另一组为六氟乙烷(C₂F₆)、溴化氢(HBr)及氦气(He)。

依照本发明的一优选实施例所述，在上述的半导体元件的制造方法中，于移除图案化光致抗蚀剂层之后，还包括于栅极两侧的基底中形成浅掺杂区。

依照本发明的一优选实施例所述，在上述的半导体元件的制造方法中，浅掺杂区的形成方法包括离子注入法。