[发明专利]半导体元件的制造方法、以及由此方法形成的半导体元件

说明书

技术领域

本发明通常涉及半导体元件，并且本发明更具体地涉及在半导体元件中的掩埋层。

背景技术

寄生非本征集电极电阻(R_cx)显著地制约了高性能双极管或双极型和互补金属-氧化物-半导体(BiCMOS)器件诸如硅-锗(SiGe)异质结双极型晶体管(HBTs)的性能。为了努力限制SiGe HBT或其它器件中的R_cx，通常已经采用了结合外延硅层的重掺杂N型(N+)掩埋层，从而在SiGe HBT或其它器件的表面之下形成非常低的电阻区，由此降低R_cx的横向成分。在美国专利No.5061646中更加详细地描述了这种常规的掩埋层/外延层结构，由此，在此引入此专利作为参考。

由于所采用的N+掩埋层的深度和厚度，为了将SiGe HBT或其它器件的寄生集电极-衬底电容限制在可接受的水平，典型地需要对SiGeHBT或其它器件附加深沟槽隔离结构。因此，用于限制R_cx的常规掩埋层方法就会对于SiGe HBT或其它器件的整体制造工艺增加大量的复杂度和费用。因此，就需要一种限制SiGe HBT或其它器件中的Rcx的方法，而不需要常规掩埋层所需的费用和复杂性。

附图说明

通过阅读结合附图的以下详细的说明书，将更好地理解本发明，在附图中：

图1是根据本发明的一个实施例的半导体元件的一部分的顶视图；

图2是沿图1的剖面线2-2切割的图1的部分半导体元件的剖面图；

图3是说明根据本发明的一个实施例的半导体元件的制造方法的流程图；

图4是根据本发明的一个实施例的不同半导体元件的一部分的顶视图；

图5是处于根据本发明的一个实施例的制造工艺的具体步骤下，图4的部分半导体元件的剖面图；

图6是处于根据本发明的一个实施例的该制造工艺的后续步骤下，图4的部分半导体元件沿图4中的剖面线6-6切割的剖面图；

图7是处于根据本发明的一个实施例的该制造工艺的再后续步骤下，图6的部分半导体元件的剖面图；

图8是处于根据本发明的一个实施例的该制造工艺的随后步骤下，图6的部分半导体元件的剖面图；并且

图9是处于根据本发明的一个实施例的该制造工艺的进一步的步骤下，图6的部分半导体元件的剖面图。

为了简单并清楚地进行说明，各附图说明结构的常规方式，并且可以省略众所周知的特征和技术的说明和细节，以避免不必要地使本发明含混不清。此外，各附图中的各元件不必按比例进行绘制。例如，附图中的一些元件的尺寸可以相对于其它元件进行放大，以便帮助提高本发明的实施例的理解。不同附图中相同的参考数字表示相同的元件。

说明书中和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等，如果有的话，用于区别相似元件，并不是用于说明具体的顺序和年月日次序。应当理解，在此采用的术语在适当情况下是可互换的，例如，使得在此描述的本发明的各实施例能够按照除过此处解释或说明的顺序之外的顺序进行操作。而且，术语“包括”、“包含”、“具有”及其它们的任何变化都希望覆盖非排他性的相容性，以致包括要素列表的工艺、方法、制品或设备并不限制于这些要素，而可包括没有明确列出的或者这种工艺、方法、制品或设备固有的其它要素。

说明书中和权利要求书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“之上”、“之下”等，如果有的话，用于说明的目的，不必用于说明永久的相对位置。应当理解，所采用的术语在适当情况下是可互换的，例如，使得在此描述的本发明的各实施例能够按照除过此处解释和说明之外的其它方向进行操作。在此采用的术语“耦合”限制为按照电的方式或非电的方式进行的直接连接或非直接连接。

具体实施方式

在本发明的一个实施例中，一种半导体元件的制造方法，包括：提供具有表面和第一导电类型的半导体衬底；在该半导体衬底的该表面中形成沟槽，以便限定出由此沟槽彼此隔离的多个有源区；在该沟槽的一部分之下的该半导体衬底之中，形成掩埋层，其中该掩埋层具有第二导电类型且至少部分地与该沟槽邻接；在形成该掩埋层之后，在该沟槽中淀积电绝缘材料；在多个有源区的一个有源区中形成具有第二导电类型的集电极区，其中该集电极区形成与该掩埋层的接触；在多个有源区的一个有源区之上形成具有第一导电类型的基极结构；以及在多个有源区的一个有源区之上形成具有第二导电类型的一个发射极区。