[发明专利]具有冗余系统的半导体存储器件

说明书

技术领域

本发明涉及到半导体存储器件，更确切地说是涉及到具有冗余系统的半导体存储器件。

背景技术

图15是方框图，示意地示出了常规半导体存储器件中的冗余系统安排。在图15中，虚线围绕的熔丝组100由多个冗余元件即地址熔丝FUSE0-FUSEn以及主熔丝FUSEM组成，前者对应于经由地址线馈送的n+1个输入地址信号A0-An而排列，用来对半导体存储器件中的存储器阵列的有缺陷的地址进行编程，后者被用来防止冗余元件在不被使用时被选择。

多个地址熔丝FUSE0-FUSEn的输出以及主熔丝FUSEM的输出，被对应于它们排列的多个熔丝锁存电路FLATCH0-FLATCHn和熔丝锁存电路FLATCHM锁存，然后与输入地址信号A0-An一起被馈送到各由EX-NOR电路组成的相应的地址比较器ACOMP0-ACOMPn。

熔丝锁存电路FLATCH0-FLATCHn的锁存输出FOUT0-FOUTn被设定为“H”还是被设定为“L”，取决于地址熔丝FUSE0-FUSEn的状态，亦即基于熔丝是否被烧毁。

至于各个输入地址信号A0-An，则决定任何一个输入地址信号的H或L电平是否与相应的一个锁存输出FOUT0-FOUTn的H或L电平相符合。随后，当所有的输入地址信号A0-An与被编程的地址相符合，亦即与锁存输出FOUT0-FOUTn相符合时，以及当主熔丝FUSEM被烧毁且锁存输出FOUTM变到“H”时，用作命中探测器的与非电路HD就输出表明冗余模式的L信号bHIT。

顺便说一下，排列在半导体存储器件中的冗余系统具有大量熔丝。这样，为了减小半导体存储器件的尺寸，将包括熔丝本身的整个冗余电路在布局中排列成尽可能紧凑，是非常重要的。

图16A和16B示意地示出了多个熔丝的布局。冗余熔丝通常沿地址总线排列。但不可能在一层熔丝行中亦即在一层熔丝群110中无数量限制地排列大量熔丝，且存在着它们必须容纳在图16A的宽度W之内的情况。熔丝群110的宽度受到冗余系统布局之外的其它布局等的限制。然而，如图16B所示，若仅仅一个必须的熔丝(例如熔丝FUSEk+1)无法容纳在宽度W中，则一层熔丝行110必须增加到二层熔丝群112和113。层数增加到二层，由于冗余布局的高度从H1增大到H2，故增大了布局面积。结果，芯片面积也被增大。亦即，存在着这样的情况，其中熔丝数目的稍许差别却大幅度改变冗余电路的布局面积。

发明内容

根据本发明一种情况的半导体存储器件，它具有存储器系统以及包括用来消除存储器系统中的多个缺陷的冗余元件的冗余系统，其中的冗余系统具有多个熔丝组，各包括用来对存储器系统中的有缺陷的地址进行编程的地址熔丝以及用来防止冗余元件在不使用时被选择的主熔丝，且至少一个主熔丝被多个熔丝组中的至少二个熔丝组共用。

附图说明

图1是平面图，示意地示出了本发明一个实施方案的具有冗余系统的半导体存储器件的安排；

图2示出了一种列冗余系统的安排，此冗余系统被安排成借助于用行地址将备用的CSL分割而将其用作多个冗余元件；

图3是方框图，示出了本发明第一实施方案的电路安排；

图4A是方框图，示出了图3的熔丝和熔丝锁存电路的安排；

图4B是熔丝初始化信号的时间图，用来解释图3的熔丝和熔丝锁存电路的工作；

图5是方框图，示出了本发明另一个实施方案的冗余系统的安排；

图6是方框图，示出了用于本发明实施方案中的熔丝组选择信号发生电路的电路安排；

图7是方框图，示出了用于本发明另一实施方案中的地址熔丝的熔丝组选择电路的电路安排；

图8是方框图，示出了本发明另一实施方案中当主熔丝被共用时的熔丝组选择电路的电路安排；

图9是方框图，示出了本发明另一实施方案中能够消除列缺陷的多个冗余元件的安排；

图10是方框图，示出了一种阵列安排，其中本发明另一实施方案中的备用CSL由多个冗余元件组成，其中的读出放大器被共用；

图11是方框图，示出了一种修正的电路安排，其中的冗余测试功能配备有图2所示的实施方案；

图12是方框图，示出了本发明另一实施方案的冗余系统的安排；

图13是方框图，示出了本发明另一实施方案的冗余系统的电路安排；

图14是方框图，示出了图12所示冗余系统中的熔丝群被排列在二层中的状态；

图15是方框图，示出了常规冗余系统的电路安排的例子；

图16A示出了常规熔丝布局的例子；而