[发明专利]多晶片集成电路封装结构

说明书

本发明涉及一种集成电路封装结构，特别涉及一种LOC(lead-on-chip)式的多晶片集成电路封装结构，其可用来封装多个半导体晶片，且可使用较短的导线来电性连接其中所封装的半导体晶片，因此可提高半导体晶片的操作性能及降低封装制造成本。

多晶片集成电路封装结构为一种可用来封装多个半导体晶片的封装结构，借此让其所构建的集成电路装置可提供倍增的操作功能及资料储存容量。目前在现有技术上，已提出有许多种不同的多晶片集成电路封装结构，用以将多个半导体晶片整合于单一个集成电路封装装置之中。

图1A至1C即显示三种现有的多晶片集成电路封装结构的剖面示意图。图1A显示一堆叠式的多晶片集成电路封装结构，其是以一堆叠方式来封装二个半导体晶片11a，12a；图1B显示一并排式的多晶片集成电路封装结构，其是将二个半导体晶片21a，22a以一并排方式配置于同一导线架平面上；而图1C则显示一背对背式的多晶片集成电路封装结构，其将二个半导体晶片31a，32a分别黏贴于导线架的正面及反面上，形成一背对背的配置方式。

然而上述的多晶片集成电路封装结构的一项缺点在于其仅适合用来封装周边焊垫式晶片(peripheral-pad IC chip)，而不适合用来封装中央焊垫式晶片(central-pad IC chip)。所谓″周边焊垫式晶片″是指将焊垫结构配置于周边的晶片，而″中央焊垫式晶片″则是指将焊垫结构配置于中央的晶片。这是由于若将图1A-1C所示的多晶片集成电路封装结构用来封装中央焊垫式晶片，则其需要较长的导线来电性连接其中的晶片与导线架；而此增加的导线长度将导致半导体晶片的操作性能降低，并使得封装制造成本增加。此缺点将于以下用图2A-2C作图解说明。

如图2A所示，假若将图1A所示的封装结构用来封装一周边焊垫式晶片11b及一中央焊垫式晶片12b，则中央焊垫式晶片12b所用的导线组13b其导线长度将会大于图1A所示的周边焊垫式晶片12a所用的导线组13a。此增加的导线长度将导致半导体晶片的操作性能降低，并使得封装制造成本增加。

如图2B所示，假若将图1B所示的封装结构用来封装二个中央焊垫式晶片21b、22b，则此二个中央焊垫式晶片21b、22b所用的导线组23b、24b其导线长度将会大于图1B所示的周边焊垫式晶片21a、22a所用的导线组23a、24a。此增加的导线长度将导致半导体晶片的操作性能降低，并使得封装制造成本增加。

再如图2C所示，假若将图1C所示的封装结构用来封装二个中央焊垫式晶片31b、32b，则此二个中央焊垫式晶片31b、32b所用的导线组33b、34b其导线长度将会大于图1C所示的周边焊垫式晶片31a、32a所用的导线组33a、34a。此增加的导线长度将导致半导体晶片的操作性能降低，并使得封装制造成本增加。

鉴于以上所述现有技术的缺点，本发明的主要目的便是在于提供一种新颖的多晶片集成电路封装结构，其可用来封装多数个半导体晶片，但可使用较短的导线来电性连接其中所封装的半导体晶片及导线架，借此而提升半导体晶片的操作性能及降低封装制造成本。

本发明的目的可以通过以下措施来达到：

一种多晶片集成电路封装结构，其包含：

一导线架，其具有一中央晶片座、一第一导脚部、及一第二导脚部；且其第一导脚部与其中央晶片座二者之间形成一第一缺口，而其第二导脚部与其中央晶片座二者之间则形成一第二缺口；此中央晶片座、第一导脚部、及第二导脚部均各具有一正面和一反面；

一第一中央焊垫式晶片，其具有一电路面和一非电路面，且其电路面上具有一中央焊垫结构；此中央焊垫结构将第一中央焊垫式晶片的电路面分隔成一第一区域和一第二区域，其中第一区域贴置于该导线架的第一导脚部的反面，而第二区域则贴置于该导线架的中央晶片座的反面；且使该第一中央焊垫式晶片上的中央焊垫结构对齐至该导线架中的第一缺口；

一第二中央焊垫式晶片，其具有一电路面及一非电路面，且其电路面上具有一中央焊垫结构；此中央焊垫结构将该第二中央焊垫式晶片的电路面分隔成一第一区域和一第二区域，其中第一区域贴置于该导线架的第二导脚部的反面，而第二区域则贴置于该导线架的中央晶片座的反面；且使该第二中央焊垫式晶片上的中央焊垫结构对齐至该导线架中的第二缺口；

一周边焊垫式晶片，其具有一电路面及一非电路面，且其电路面上具有一周边焊垫结构；该周边焊垫式晶片的非电路面是贴置于该导线架的中央晶片座的正面；

一第一导线组，用以电性连接该第一中央焊垫式晶片上的中央焊垫结构至该导线架的第一导脚部的正面；