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专利名称
农业 化学；冶金 建筑 机械工程 区域搜索
主分类
A 农业
B 作业；运输
C 化学；冶金
D 纺织；造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]半导体元件及其制造方法-CN201710102145.6在审
  • 蔡英杰 - 旺宏电子股份有限公司
  • 2017-02-24 - 2018-09-07 - H01L29/06
  • 一种半导体元件，包括：具有第一导电型的基底、具有第二导电型的第一阱区、具有第一导电型的第一掺杂区、具有第二导电型的第二阱区、具有第一导电型的至少一第二掺杂区、具有第二导电型的至少一第三掺杂区以及具有第二导电型的第四掺杂区第一阱区位于基底中。第一掺杂区位于第一阱区中。第二阱区位于第一阱区中且位于第一掺杂区与基底之间。至少一第二掺杂区位于第一掺杂区中。至少一第三掺杂区位于第一掺杂区的第一侧的第一阱区中。第四掺杂区位于第一掺杂区的第二侧的第一阱区中。
  • 掺杂区阱区导电型基底半导体元件制造
  • [发明专利]半导体元件-CN201510348580.8有效
  • 陈永初;吴星志 - 旺宏电子股份有限公司
  • 2015-06-23 - 2019-07-30 - H01L29/06
  • 本发明公开了一种半导体元件，包括：基底、具有第一导电型的阱区、具有第二导电型的场区、具有第一导电型的第一掺杂区以及具有第二导电型的第二掺杂区。阱区位于基底中。场区位于阱区中。第一掺杂区位于场区的第一侧的阱区中。第二掺杂区位于该场区中，其中第二掺杂区至少部分环绕第一掺杂区。
  • 半导体元件
  • [发明专利]MOS器件的制造方法-CN202110446900.9在审
  • 唐怡;梁金娥;奚裴 - 华虹半导体（无锡）有限公司;上海华虹宏力半导体制造有限公司
  • 2021-04-25 - 2021-08-06 - H01L21/336
  • 该方法包括：提供基底层，基底层包括栅区和位于栅区两侧的源漏区，源漏区与栅区之间连有浅掺杂区；使得基底层的栅区形成栅极结构；在栅极结构的两侧形成第一侧墙结构，使得第一侧墙结构覆盖在浅掺杂区上；进行源漏离子注入，使得在源漏区位置处的基底层中形成源漏掺杂结构；去除第一侧墙结构；进行非晶化浅掺杂漏注入，使得在浅掺杂区位置处的基底层中形成浅掺杂漏结构；在栅极结构的两侧形成第二侧墙结构，使得第二侧墙结构覆盖在浅掺杂漏结构上；沉积应力记忆膜层，使得应力记忆膜层覆盖在有源区位置处的器件上；进行快速热退火处理，使得器件记忆应力记忆膜层的应力。
  • mos器件制造方法
  • [发明专利]瞬时电压抑制装置-CN202210907230.0在审
  • 陈致维;林冠宇;林昆贤 - 晶焱科技股份有限公司
  • 2022-07-29 - 2022-11-08 - H01L27/02
  • 本发明公开一种瞬时电压抑制装置，其包括至少一个P型轻掺杂结构与至少一个静电放电结构。静电放电结构包括一N型轻掺杂阱区、一N型阱区、一第一P型重掺杂区与一第一N型重掺杂区。N型轻掺杂阱区位于P型轻掺杂结构中，N型阱区位于N型轻掺杂阱区中，N型轻掺杂阱区的掺杂浓度小于N型阱区的掺杂浓度。第一P型重掺杂区位于N型阱区中，第一N型重掺杂区位于P型轻掺杂结构中。
  • 瞬时电压抑制装置
  • [发明专利]半导体元件-CN201510275936.X有效
  • 陈永初;陈信良 - 旺宏电子股份有限公司
  • 2015-05-27 - 2019-08-16 - H01L27/02
  • 该半导体元件包括：栅极结构、具有第一导电型的第一掺杂区、具有第二导电型的多个第二掺杂区、具有第一导电型的第三掺杂区以及具有第二导电型的多个第四掺杂区。栅极结构位于基底上。第一掺杂区位于栅极结构的第一侧的基底中。第二掺杂区位于第一掺杂区中。各第二掺杂区彼此分离。第三掺杂区位于栅极结构的第二侧的基底中。第四掺杂区位于第三掺杂区中。各第四掺杂区彼此分离。第二掺杂区与第四掺杂区交错设置。
  • 半导体元件
  • [发明专利]VDMOS器件ESD保护结构及其制作工艺-CN201911383539.9有效
  • 张倩;张海涛 - 无锡紫光微电子有限公司
  • 2019-12-28 - 2023-05-26 - H01L21/336
  • 其中制作工艺包括提供第一导电类型外延片，在所述第一导电类型外延片上制作多晶硅；在所述多晶硅上涂覆光刻胶；在所述多晶硅的边缘，靠近其他有源区位置处，形成ESD保护区；进行光刻工艺，保留所述ESD保护区位置处的光刻胶；轻掺杂注入第一导电类型离子；去除所述光刻胶；刻蚀所述多晶硅，形成栅极结构；重掺杂注入第一导电类型离子，在所述ESD保护区位置处形成多个相间隔的阴极区域；重掺杂第二导电类型离子，在所述ESD保护区位置处形成多个相间隔的阳极区域
  • vdmos器件esd保护结构及其制作工艺
  • [发明专利]半导体元件-CN201510454135.X在审
  • 李天钧 - 汉磊科技股份有限公司
  • 2015-07-29 - 2017-01-04 - H01L29/06
  • 本发明提供一种具有弯角布局的半导体元件，包括衬底、具有第一导电型的掺杂区以及具有第二导电型的多个条状掺杂区。掺杂区位于衬底中。条状掺杂区位于掺杂区中。具有扇形或三角形形状的条状掺杂区位于在弯角区中，以提升半导体元件的击穿电压。
  • 半导体元件
  • [发明专利]芯片及其静电放电保护元件-CN200910225433.6有效
  • 苏郁迪;徐中玓 - 新唐科技股份有限公司
  • 2009-12-10 - 2011-06-15 - H01L27/04
  • 本发明实施例公开了一种静电放电保护元件，包括P型掺杂区、N型掺杂区、第一P+掺杂区、第一～第三N+掺杂区。N型掺杂区位于P型掺杂区中。第一P+掺杂区位于N型掺杂区中，用以电连接一焊垫。第一N+掺杂区位于P型掺杂区与N型掺杂区之间，且第一N+掺杂区的一部份位于N型掺杂区中，剩余部分则位于P型掺杂区中。第二、第三N+掺杂区位于P型掺杂区中，且位于N型掺杂区之外，且分别电连接第一、第二电源轨线。其中第二N+掺杂区位于第一N+掺杂区与第三N+掺杂区之间。
  • 芯片及其静电放电保护元件
  • [发明专利]半导体元件-CN201910162935.2有效
  • 林韦志;林安宏;王瀚伦 - 旺宏电子股份有限公司
  • 2019-03-05 - 2023-03-21 - H01L29/78
  • 本发明公开了一种半导体元件，包括具有第一导电型的衬底、两个栅极结构、具有第二导电型的内掺杂区、具有第二导电型的两个外掺杂区以及具有第二导电型的两个浅掺杂区。两个栅极结构配置在衬底上。内掺杂区位于衬底中。内掺杂区夹在两个栅极结构之间。两个外掺杂区位于衬底中。两个外掺杂区位于内掺杂区、两个栅极结构之外的衬底中。两个浅掺杂区位于衬底中。浅掺杂区包覆外掺杂区的侧壁与底面，且内掺杂区的侧壁与底面不被浅掺杂区所包覆。
  • 半导体元件
  • [发明专利]晶体管结构及其制造方法-CN202210807041.6在审
  • 廖政华;柯宗杰;林幸如;谢荣裕;杨令武 - 旺宏电子股份有限公司
  • 2022-07-07 - 2023-10-24 - H01L29/417
  • 本公开提供了一种晶体管结构及其制备方法，该晶体管结构包括衬底、栅极结构、多个第一口袋掺杂区、多个第二口袋掺杂区、多个源极/漏极延伸区与多个源极/漏极区。栅极结构位于衬底上。多个第一口袋掺杂区位于栅极结构旁的衬底中。第一口袋掺杂区的掺杂包括IVA族元素。多个第二口袋掺杂区位于栅极结构旁的衬底中。第二口袋掺杂区的深度大于第一口袋掺杂区的深度。多个源极/漏极延伸区位于多个第一口袋掺杂区中。多个源极/漏极区位于栅极结构旁的衬底中。源极/漏极延伸区位于源极/漏极区与栅极结构之间。
  • 晶体管结构及其制造方法
  • [发明专利]一种齐纳二极管及齐纳二极管制作方法-CN202210072201.7在审
  • 郝雪东;李大哲;于航 - 吉林华微电子股份有限公司
  • 2022-01-21 - 2022-05-27 - H01L29/06
  • 本申请实施例提供的齐纳二极管及齐纳二极管制作方法，齐纳二极管包括衬底、位于衬底一侧的掺杂区。掺杂区包括环形掺杂区及位于环形掺杂区的中心区域的中心掺杂区，环形掺杂区包括第一环形掺杂区及第二环形掺杂区，其中，第一环形掺杂区位于所述中心掺杂区的外周，第二环形掺杂区位于第一环形掺杂区的外周，第一环形掺杂区的掺杂深度大于中心掺杂区的掺杂深度以及第二环形掺杂区的掺杂深度如此设置，在齐纳二极管两端施加反向击穿电压时，可以分两次击穿，首先由中心掺杂区所对应的位置先击穿，然后整个环形掺杂区所对应的位置击穿，由于中心掺杂区的直径较小产生的漏电流较小，可以改善产品的击穿特性。
  • 一种齐纳二极管制作方法
  • [发明专利]静电放电保护元件与静电放电方法-CN201710281602.2有效
  • 吴明欣;陈信良 - 旺宏电子股份有限公司
  • 2017-04-26 - 2021-02-23 - H01L27/02
  • 静电放电保护元件包括第一阱区、第二阱区以及第四掺杂区至第六掺杂区。第一阱区与第二阱区位于基底中。第一阱区具有第一掺杂区至第三掺杂区，以构成第一晶体管。第二阱区位于第一阱区的一侧。第四掺杂区至第六掺杂区位于第二阱区中。第四掺杂区与第三掺杂区接触，且第四掺杂区的导电型态与第三掺杂区的导电型态相同。第五掺杂区、第二阱区以及基底构成第二晶体管。第五掺杂区位于第四掺杂区与第六掺杂区之间。
  • 静电放电保护元件方法
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