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[发明专利]芯片堆叠结构与其芯片堆叠方法-CN201110025062.4无效
发明人：吴明哲 -专利权人：环旭电子股份有限公司;环鸿科技股份有限公司
申请日： 2011-01-20 - 公布日： 2012-05-16 - 主分类号： H01L25/00 文献下载
摘要：本发明提供一种芯片堆叠结构与其芯片堆叠方法，此芯片堆叠结构包括一第一芯片与一第二芯片，第二芯片堆叠在第一芯片之上。第一芯片的顶面具有多个金属垫，侧面具有多个沟槽，金属垫对应连接于沟槽的上开口端。第二芯片的侧面具有多个沟槽且位置分别对应于第一芯片侧面的沟槽。导电薄膜形成第一芯片与第二芯片的沟槽中与金属垫上以电性连接第一芯片与第二芯片。此芯片堆叠结构可以简化工艺与提高工艺良率。
芯片堆叠结构与其方法

[发明专利]半导体堆叠封装体及其制造方法-CN201210544193.8在审
发明人：吴卓根 -专利权人：爱思开海力士有限公司
申请日： 2012-12-14 - 公布日： 2013-06-19 - 主分类号： H01L25/065 文献下载
摘要：本发明提供一种半导体芯片堆叠及其制造方法，还提供包括半导体芯片堆叠的电子系统及相关方法。该半导体芯片堆叠包括：半导体芯片堆叠包括：垂直堆叠在插入体的顶表面上的多个第一半导体芯片；第二半导体芯片，堆叠在插入体的与半导体芯片堆叠相反的底表面上；以及外部电极，附着至第二半导体芯片的与插入体相反的顶表面
半导体堆叠封装及其制造方法

[发明专利]具有堆叠的逻辑芯片和存储器堆叠的多芯片模块-CN202011008262.4在审
发明人： A·沙尔马;H·J·刘;V·H·莱;H·E·苏姆布尔;P·克纳格;陈耕和;R·克里什纳墨菲 -专利权人：英特尔公司
申请日： 2020-09-23 - 公布日： 2021-06-29 - 主分类号： H01L25/18 文献下载
摘要：该设备包括半导体芯片堆叠。半导体芯片堆叠包括逻辑芯片和存储器堆叠，其中逻辑芯片包括GPU和CPU中的至少一个。该设备还包括半导体芯片衬底。半导体芯片堆叠被安装在半导体芯片衬底上。至少一个其它逻辑芯片被安装在半导体芯片衬底上。半导体芯片衬底包括用于使半导体芯片堆叠与至少一个其它逻辑芯片互连的布线。
具有堆叠逻辑芯片存储器模块

[发明专利]半导体结构及存储器-CN202210245948.8在审
发明人：杨正杰 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-14 - 公布日： 2023-09-22 - 主分类号： H01L23/544 文献下载
摘要：半导体结构包括堆叠芯片组件，堆叠芯片组件包括堆叠设置的多个半导体芯片，各半导体芯片中均设置有第一电连接结构，相邻半导体芯片之间通过第一电连接结构连接；至少一个半导体芯片上设置有堆叠芯片测试垫，堆叠芯片测试垫与其所在的半导体芯片中的第一电连接结构以及待测试电路均相连，以将堆叠芯片测试垫接收的测试信号传输至各半导体芯片。本公开实施例提供的半导体结构通过设置堆叠芯片测试垫，无需与控制芯片连接即可实现对堆叠芯片组件的测试，提高该半导体结构的测试灵活性和适用性。
半导体结构存储器

[发明专利]一种交错堆叠存储器封装-CN201810139851.2在审
发明人：李扬 -专利权人：奥肯思（北京）科技有限公司;李扬
申请日： 2018-02-05 - 公布日： 2018-08-10 - 主分类号： H01L25/065 文献下载
摘要：本发明介绍了一种交错堆叠存储器封装，采用该技术，能够在最小的体积内封装更多的芯片。该发明采用了芯片交错堆叠的结构，整个封装体包含一块封装基板，芯片在基板上面交错堆叠。根据交错堆叠的方向，可分为双向交错堆叠和四向交错堆叠；根据交错堆叠的阶数：可分为一阶交错堆叠、二阶交错堆叠、三阶交错堆叠、四阶交错堆叠等。附图1为双向一阶交错堆叠，其中1‑8为裸芯片，9为芯片引脚Die Pin，10为键合线，11为封装基板，12为外引脚。该交错堆叠存储器封装合理利用了存储裸芯片引脚的分布特点以及芯片本身的厚度，结合了金字塔形堆叠和悬臂型堆叠的特点，无需插入介质，在最小的体积内堆叠更多的芯片，提高封装集成度，增加存储容量。
交错堆叠芯片存储器封装堆叠封装基板裸芯片一阶封装存储容量分布特点基板上面金字塔形芯片引脚封装体集成度键合线外引脚二阶阶数三阶四阶悬臂引脚存储

[发明专利]芯片堆叠中的时钟树布线-CN202180075208.8在审
发明人：布莱恩·C·贾德 -专利权人：赛灵思公司
申请日： 2021-07-21 - 公布日： 2023-07-14 - 主分类号： H01L25/065 文献下载
摘要：本文所述的示例总体涉及芯片堆叠中的时钟树布线。在示例中，多芯片器件包括芯片堆叠。该芯片堆叠包括芯片(102,104,106,108)。该芯片堆叠包括时钟树(902,904)。该时钟树的芯片内布线被包含在该芯片堆叠的一个逻辑芯片内。该芯片堆叠包括设置在相应芯片中的叶节点。该叶节点中的每个叶节点通过相应叶级连接桥(922,924)电连接到该时钟树。该相应叶级连接桥在芯片外方向上延伸通过多个该芯片。
芯片堆叠中的时钟布线

[发明专利]芯片堆叠封装结构及芯片堆叠封装方法-CN202180002085.5在审
发明人：王垚;凌云志;崔银花;胡川;李子白;赵维;陈志涛 -专利权人：广东省科学院半导体研究所
申请日： 2021-08-05 - 公布日： 2021-12-14 - 主分类号： H01L23/498 文献下载
摘要：本申请涉及能够低成本准确性高地实现芯片堆叠封装的芯片堆叠封装结构以及芯片堆叠封装方法，所述封装结构包括：基底芯片层，包括在正面具有引脚的基底芯片，至少一层堆叠芯片层，依次形成于所述基底芯片层，具有芯片间绝缘层以及贴装于所述芯片间绝缘层且在正面具有多个引脚的至少一个堆叠芯片，所述堆叠芯片的正面朝向基底芯片的正面，以及顶层绝缘层，堆叠于距离所述基底芯片层最远的所述堆叠芯片层；在所述芯片间绝缘层的内部形成有使对应的引脚垂直连通的垂直互连孔，所述对应的引脚指规定的需要进行电连接的引脚，在所述垂直互连孔的内部，形成有将对应的引脚电连接的导电材料层，所述堆叠芯片在贴装于所述芯片间绝缘层之后被减薄减小。
芯片堆叠封装结构方法

[发明专利]芯片堆叠-CN201280035514.X无效
发明人：蔡凯威 -专利权人：港大科桥有限公司
申请日： 2012-05-18 - 公布日： 2014-03-19 - 主分类号： H01L23/02 文献下载
摘要：本发明提供了用以利用和制造堆叠芯片组件的方法和系统。任何尺寸的微电子或光电子芯片被直接地相互堆叠。芯片能够具有基本上相同的尺寸。为了能够形成堆叠芯片组件，将沟槽激光微加工到芯片的底面上以容纳在其下面的芯片的接合楔/球和丝路径。因此，能够在没有间隙的情况下且在不必为接合楔/球预留空间的情况下将芯片紧密地集成。
芯片堆叠

[发明专利]芯片装置及其形成的方法以及芯片组件及其形成的方法-CN201910043900.7有效
发明人：托马斯·基尔格;弗兰切斯卡·阿尔乔尼;马切伊·沃伊诺夫斯基 -专利权人：英飞凌科技股份有限公司
申请日： 2019-01-17 - 公布日： 2023-08-18 - 主分类号： H01L21/50 文献下载
摘要：本发明涉及芯片装置及其形成的方法以及芯片组件及其形成的方法。用于形成芯片装置的方法能够包含：将多个堆叠设置在载体上，所述堆叠中的每个堆叠包括打薄的半导体芯片、另一层和在另一层与芯片之间的聚合物层，其中所述堆叠中的每个堆叠以芯片朝向载体的方式设置，其中多个堆叠借助封装材料连接，以便形成芯片装置；将另一层露出并且形成再分布层，所述再分布层接触芯片装置的芯片。
芯片装置及其形成方法以及组件

[发明专利]一种交错堆叠DDR模组及其热分析方法-CN202110140717.6在审
发明人：孙海燕;张琦 -专利权人：南通大学
申请日： 2021-02-02 - 公布日： 2021-06-11 - 主分类号： H01L25/065 文献下载
摘要：本发明提供了一种交错堆叠DDR模组，包括：一基板；一多芯片交错堆叠结构，由多个芯片交错堆叠而成，其中，多芯片交错堆叠结构通过第一粘着层与所述基板连接，所述多芯片交错堆叠结构各个芯片之间通过第二粘着层连接；以及一封装体，包覆所述多芯片交错堆叠结构。本发明还提供了一种交错堆叠DDR模组的热分析方法，该方法通过改变堆叠芯片之间的交叠长度来改变交叠接触区的热阻，进而提高传热路径上散热能力，降低芯片结温，提高三维封装散热可靠性。
一种交错堆叠 ddr 模组及其分析方法

[发明专利]一种可堆叠微电子封装结构-CN201911411258.X有效
发明人：江林伟 -专利权人：温州睿程机械科技有限公司
申请日： 2019-12-31 - 公布日： 2020-12-01 - 主分类号： H01L25/16 文献下载
摘要：本发明提供一种可堆叠微电子封装结构，包括:基板，所述基板上端面固定连接有堆叠架。通过堆叠架的设置，当芯片组堆叠安装到堆叠架内部时，将芯片组插入堆叠架内，使芯片组与电性连接架电性相接通，然后再通过下侧一个电性连接架底部设置的电性连接棒，使芯片组与基板相接通，然后再将固定机构插入到纵向插槽内部，使芯片组得到限位固定作用，从而使本芯片堆叠封装结构无需使用贴片胶即可将第一芯片和第二芯片及基板之间得到稳固的连接，有效避免了现有芯片堆叠封装结构在热处理的过程中或者在使用的过程中因遇到较高的热量而使得胶液溢出及堆叠芯片松动破裂的现象，提高了本芯片堆叠封装结构的使用寿命。
一种堆叠微电子封装结构

[发明专利]一种芯片位置识别方法及基于该方法的芯片时序设定方法-CN202210738512.2在审
发明人： M·亚历山大 -专利权人：浙江力积存储科技有限公司
申请日： 2022-06-28 - 公布日： 2022-07-29 - 主分类号： G11C11/4076 文献下载
摘要：本发明提供一种芯片位置识别方法及基于该方法的芯片时序设定方法，其先根据芯片的预设堆叠数量为每级芯片配置至少一个特征信号电路，以及与特征信号电路一一对应的特征信号，芯片堆叠上电后，特征信号电路根据前级芯片的输出信号，对本级芯片的特征信号进行赋值，从而使得每一芯片的特征信号构成的特征信号标识位形成有序数列，这样，芯片根据自身的特征信号标识位即可识别其在堆叠中的位置，以及相对堆叠中其他芯片的位置，另外，再此基础上，芯片可以根据其在堆叠中的位置，自动地为本级芯片设置时序，解决了堆叠芯片位置无法识别以及堆叠后芯片时序设定复杂的技术问题。
一种芯片位置识别方法基于时序设定

[发明专利]一种芯片位置识别方法及基于该方法的芯片时序设定方法-CN202211146721.4在审
发明人：亚历山大 -专利权人：浙江力积存储科技有限公司
申请日： 2022-09-21 - 公布日： 2022-12-02 - 主分类号： G11C11/409 文献下载
摘要：本发明提供一种芯片位置识别方法及基于该方法的芯片时序设定方法，其先根据芯片的预设堆叠数量为每级芯片配置至少一个特征信号电路，以及与特征信号电路一一对应的特征信号，芯片堆叠上电后，特征信号电路根据前级芯片的输出信号，对本级芯片的特征信号进行赋值，从而使得每一芯片的特征信号构成的特征信号标识位形成有序数列，这样，芯片根据自身的特征信号标识位即可识别其在堆叠中的位置，以及相对堆叠中其他芯片的位置，另外，再此基础上，芯片可以根据其在堆叠中的位置，自动地为本级芯片设置时序，解决了堆叠芯片位置无法识别以及堆叠后芯片时序设定复杂的技术问题。
一种芯片位置识别方法基于时序设定

[实用新型]一种大尺寸芯片4D封装的堆叠结构-CN201921853324.4有效
发明人：张军军 -专利权人：太极半导体（苏州）有限公司
申请日： 2019-10-31 - 公布日： 2020-07-14 - 主分类号： H01L23/31 文献下载
摘要：本实用新型涉及一种大尺寸芯片4D封装的堆叠结构，包含基板以及由下到上依次堆叠在基板上的第一层芯片、第二层芯片、第三层芯片和第四层芯片；其中一、二、四层芯片采用普通粘片膜DAF，三层芯片采用可流动膜FOW，其中一、二层芯片错开堆叠，二、三层芯片采用wire in DAF技术垂直堆叠，三、四层芯片朝另一边错开堆叠；在芯片尺寸较大的情况下，仍能进行四颗芯片的堆叠封装；在不改变封装尺寸的同时，通过采用新的堆叠结构，有效增加了芯片封装密度从而提高芯片的存储密度。
一种尺寸芯片封装堆叠结构

[发明专利]一种堆叠封装结构及LED显示装置-CN202110666557.9在审
发明人：李年谱;秦快;郭恒;欧阳小波;赵强;陈红文;王军永;李碧波 -专利权人：佛山市国星光电股份有限公司
申请日： 2021-06-16 - 公布日： 2021-10-22 - 主分类号： H01L25/075 文献下载
摘要：本申请实施例属于LED封装技术领域，涉及一种堆叠封装结构及LED显示装置。本申请提供的技术方案包括线路板和若干芯片堆叠结构，所述芯片堆叠结构设于所述线路板上，所述芯片堆叠结构包括至少三个芯片，至少三个所述芯片中的至少一个为倒装芯片，至少一个为垂直芯片，至少一个所述倒装芯片的至少一个电极上设有电连接结构，至少一个所述垂直芯片设于所述倒装芯片上，所述垂直芯片通过所述电连接结构与所述倒装芯片电连接，以形成至少两层堆叠式组合芯片。对现有芯片和线路板进行优化，对至少三个芯片进行堆叠，形成至少两层堆叠式组合芯片，能够缩小芯片摆放空间，实现芯片排布优化，能够实现R/G/B三色的单独控制。
一种堆叠封装结构 led 显示装置