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[发明专利]一种位线读取电路、存储器及电子设备-CN202210417231.7在审
发明人：殷士辉;景蔚亮;季秉武;卜思童;王正波;廖恒 -专利权人：华为技术有限公司
申请日： 2022-04-20 - 公布日： 2023-10-27 - 主分类号： G11C11/4091 文献下载
摘要：本申请提供了一种位线读取电路、存储器及电子设备。其中，该位线读取电路中，位线与铁电存储单元相连，铁电存储单元包括n个铁电电容和晶体管；灵敏放大器和预充电电路均分别与位线和参考线连接，第一开关连接于灵敏放大器与预充电电路之间的位线上，第二开关连接于灵敏放大器与预充电电路之间的参考线上。在读写阶段时，灵敏放大器正常工作，第一开关使灵敏放大器与预充电电路之间的位线断开，第二开关使灵敏放大器与预充电电路之间的参考线断开，从而位线可以被预充电电路拉到与铁电存储单元中未选中的铁电电容相同的电压，这样未选中的铁电电容的两端的电压就相同，从而可以降低铁电电容处于“半选”状态的时间。
一种读取电路存储器电子设备

[发明专利]具有自校正的数字缓冲器装置-CN202210361378.9在审
发明人：粘书瀚 -专利权人：晶豪科技股份有限公司
申请日： 2022-04-07 - 公布日： 2023-10-24 - 主分类号： G11C11/4093 文献下载
摘要：具有自校正的数字缓冲器装置，其包括第一缓冲器电路、侦测电路和校正电路。第一缓冲器电路具有用于接收输入信号的缓冲器输入端及作为数字缓冲器装置的输出的缓冲器输出端。侦测电路包括至少一个第二缓冲器电路，用以接收至少一个参考信号并产生表示至少一个第二缓冲器电路的电路特性变异的至少一个侦测信号。至少一个第二缓冲器电路与第一缓冲器电路属于相同类型的缓冲器。校正电路具有用于接收输入信号的校正输入端和耦接于缓冲器输出端的校正输出端。校正电路用以根据输入信号与至少一个侦测信号来校正第一缓冲器电路以产生输出信号。
具有校正数字缓冲器装置

[发明专利]存储电路的控制方法-CN202210348627.0在审
发明人：汪瑛 -专利权人：长鑫存储技术有限公司
申请日： 2022-04-01 - 公布日： 2023-10-24 - 主分类号： G11C11/409 文献下载
摘要：本公开实施例涉及半导体技术领域，提供一种存储电路的控制方法，包括：提供存储电路，存储电路包括多个特定存储单元，特定存储单元的一端耦接于位线，另一端耦接于电荷泵，记与电荷泵耦接的一端为测试端；控制测试端处于第一电位；选择至少一个特定存储单元为目标存储单元，剩余特定存储单元为背景存储单元，并在测试端处于第一电位的条件下对背景存储单元进行第一写入操作；在进行第一写入操作后，控制测试端处于第二电位，对目标存储单元进行第二写入操作，第二电位与第一电位不同；在进行第二写入操作后，控制测试端处于第一电位。本公开实施例至少有利于在保证目标存储单元中存储的电荷量处于预期值时，不影响背景存储单元中存储的电荷量。
存储电路控制方法

[发明专利]一种存储单元对、阵列、存储电路、电子设备及方法-CN202210298988.9在审
发明人：王朝;王昭昊;冯家高;赵巍胜 -专利权人：北京航空航天大学
申请日： 2022-03-25 - 公布日： 2023-10-03 - 主分类号： G11C11/4094 文献下载
摘要：本申请实施例提供一种存储单元对、阵列、存储电路、电子设备及方法，其中存储单元对包括：一对存储子单元以及一公共晶体管；每个存储子单元包括一独立晶体管和一存储元件；所述公共晶体管的控制极与一写字线耦接，其第一极和第二极各自耦接在一存储子单元的独立晶体管和存储元件之间。本发明通过公共晶体管与独立晶体管的串、并联，达到减小驱动电阻的目的，同时引入的公共晶体管合理布局于两个存储子单元之间的间隔处，在不增加面积的情况下，通过减小驱动电阻提升了存储单元的驱动能力。
一种存储单元阵列电路电子设备方法

[发明专利]半导体存储装置-CN202210976223.6在审
发明人：片冈秀之 -专利权人：铠侠股份有限公司
申请日： 2022-08-15 - 公布日： 2023-10-03 - 主分类号： G11C11/4091 文献下载
摘要：实施方式提供能够削减动作电流的半导体存储装置。实施方式的半导体存储装置中，第1读出动作包括对第1导电层供给读出通过电压的第1读出通过电压供给动作、对第1导电层供给比读出通过电压小的读出电压的第1读出电压供给动作以及对第1导电层供给读出通过电压的第2读出通过电压供给动作。第2读出动作包括对与第1导电层相同或者不同的第2导电层供给读出电压的第2读出电压供给动作、和对第2导电层供给读出通过电压的第3读出通过电压供给动作。第1读出动作和第2读出动作被连续地执行，在从第2读出通过电压供给动作的执行中到第3读出通过电压供给动作结束为止的期间，将与第1导电层或者第2导电层不同的多个第1非选择导电层的电压维持为读出通过电压。
半导体存储装置

[发明专利]非易失存储单元及其操控方法、非易失存储系统-CN202310783555.7在审
发明人：童浩;温晋宇;王伦;缪向水 -专利权人：华中科技大学
申请日： 2023-06-28 - 公布日： 2023-09-29 - 主分类号： G11C11/4091 文献下载
摘要：本发明公开了一种非易失存储单元及其操控方法、非易失存储系统，属于存储控制技术领域，非易失存储单元包括依次层叠的第一金属电极层、第一缓冲层、阈值开关层、第二缓冲层、第二金属电极层，第一缓冲层包含特定元素的单质或由多种特定元素组成的合金，特定元素为第Ⅲ族元素、第Ⅳ族元素中的任一种元素，第二缓冲层包含一种或多种电介质材料，阈值开关层为硫系半导体合金；非易失存储单元在施加正向电操作后具有较低的正向导通阈值电压Vth1、在施加负向电操作后具有较高的正向导通阈值电压Vth2，Vth1Vth2。通过引入不同材料的缓冲层，使阈值开关层的上下表面的表面态不同，从而增大在不同方向电操作下的阈值电压差异，提高大规模存储阵列的读取裕度。
非易失存储单元及其操控方法存储系统

[发明专利]灵敏放大器及半导体存储器-CN202210284403.8在审
发明人：周润发;季汝敏;杨宇 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-22 - 公布日： 2023-09-29 - 主分类号： G11C11/4091 文献下载
摘要：本公开提供一种灵敏放大器及半导体存储器，体偏置调节模块的第一输入端耦合第一N型晶体管的漏极，第二输入端耦合第二N型晶体管的漏极，第一输出端耦合第一P型晶体管的体端，第二输出端耦合第二P型晶体管的体端，控制端耦合使能信号。体偏置调节模块在接收到使能信号后，根据第一N型晶体管的漏极电压和第二N型晶体管的漏极电压的差异调节第一P型晶体管的体端电压和/或第二P型晶体管的体端电压，以调节第一P型晶体管的体偏置电压和/或第二P型晶体管的体偏置电压，以补偿第一N型晶体管的阈值电压或第二N型晶体管的阈值电压，减小第一N型晶体管和第二N型晶体管的阈值电压的失配，使得灵敏放大器有效放大位线和互补位线之间的电压差。
灵敏放大器半导体存储器

[发明专利]用于DRAM的奇偶校验训练方法及存储器系统-CN201980002267.5有效
发明人：谢博伟;詹佳谕;宣敬业;陈柔绫 -专利权人：联发科技股份有限公司
申请日： 2019-07-03 - 公布日： 2023-09-29 - 主分类号： G11C11/409 文献下载
摘要：公开了一种用于动态随机存取存储器的奇偶校验训练方法，所述方法包括在所述动态随机存取存储器的写入操作中启用链路错误检查和纠正功能；以及将写入奇偶校验引脚的奇偶校验功能重新映射为数据反转功能、数据替换功能或者逻辑功能，其中通过所述写入奇偶校验引脚传输到所述动态随机存取存储器的数据用于指示对数据引脚的数据进行反转操作、逻辑操作或者替换操作。通过利用本发明，可以更好地进行动态随机存取存储器的奇偶校验训练。
用于 dram 奇偶校验训练方法存储器系统

[发明专利]半导体器件、数据处理系统、数据读取方法以及数据读取程序-CN201811326029.3有效
发明人：黄文壱;望月诚二;松原胜重;加谷俊之 -专利权人：瑞萨电子株式会社
申请日： 2018-11-08 - 公布日： 2023-09-29 - 主分类号： G11C11/409 文献下载
摘要：本发明的实施例涉及半导体器件、数据处理系统、数据读取方法以及数据读取程序。本发明提供一种抑制处理延迟的半导体器件。该半导体器件配备有：多个读取单元，该多个读取单元读取在具有多个存储体的存储器中跨该多个存储体存储的数据；以及访问方法管理部分，当读取单元中的一个读取单元读取数据时，该访问方法管理部分根据除该一个读取单元之外的读取单元的操作情况，确定读取开始存储体编号为要开始读取的存储体编号，并且将所确定的读取开始存储体编号指示给该一个读取单元。
半导体器件数据处理系统数据读取方法以及程序

[实用新型]用于DDR的跨时钟域电路、物理接口收发器与通信系统-CN202320318532.4有效
发明人：张程 -专利权人：上海星思半导体有限责任公司
申请日： 2023-02-24 - 公布日： 2023-09-29 - 主分类号： G11C11/409 文献下载
摘要：本申请提供了一种用于DDR的跨时钟域电路、物理接口收发器与通信系统。该跨时钟域电路包括第一FIFO模块、第二FIFO模块和合并模块。其中，第一FIFO模块，用于工作在DDR时钟的上升沿触发模式；第二FIFO模块，用于工作在DDR时钟的下降沿触发模式；合并模块，分别与第一FIFO模块和第二FIFO模块通信连接，合并模块用于对第一FIFO模块和第二FIFO模块的输出数据进行合并。本方案中通过在接收路上设置双FIFO模块来处理DDR数据，使得单FIFO模块的主频得到降低，保证了物理接口收发器的整体的功耗较低，以及提升了吞吐率，从而解决了现有技术中高吞吐量的DDR跨时钟域的功耗较高的技术问题。
用于 ddr 时钟电路物理接口收发通信系统

[发明专利]半导体存储器装置-CN201811515326.2有效
发明人：吴星来 -专利权人：爱思开海力士有限公司
申请日： 2018-12-12 - 公布日： 2023-09-26 - 主分类号： G11C11/4097 文献下载
摘要：一种半导体存储器装置，该半导体存储器装置包括层叠在基板上方的多条选通线和多条布线。多条选通线层叠在基板的设置在与第一方向交叉的第二方向上的第一单元阵列区域和第二单元阵列区域上方，并且被沟道结构穿过。多条布线层叠在基板的设置在第一单元阵列区域和第二单元阵列区域之间的间隔区域上方以及基板的在第一方向上设置在第一单元阵列区域和第二单元阵列区域以及间隔区域的两侧的第一联接区域上方。各条布线包括在第一方向上横穿间隔区域的线部分以及设置在第一联接区域上方的延伸部分。延伸部分的宽度大于线部分的宽度。
半导体存储器装置

[发明专利]半导体器件和包括半导体器件的半导体系统-CN201811450843.6有效
发明人：姜栋皓;金镇昱;孙良旭 -专利权人：爱思开海力士有限公司
申请日： 2018-11-30 - 公布日： 2023-09-22 - 主分类号： G11C11/409 文献下载
摘要：半导体器件包括延迟电路和列信号发生电路。延迟电路将写入信号延迟写入等待时间与突发操作时间之和以产生写入脉冲，将读取信号延迟以产生读取脉冲，以及产生从写入信号产生的时刻开始经过预定的时段之后被使能的预充电信号。当写入脉冲或读取脉冲输入至列信号发生电路时，列信号发生电路从芯片选择信号和命令/地址信号产生列信号。列信号是用于选择多个存储体中的一个中所包括的至少一个存储器单元的信号。
半导体器件包括半导体系统

[发明专利]输入输出端口的眼图优化装置和方法及其集成电路-CN201710944959.4有效
发明人：请求不公布姓名 -专利权人：长鑫存储技术有限公司
申请日： 2017-09-30 - 公布日： 2023-09-22 - 主分类号： G11C11/4099 文献下载
摘要：本发明提供一种输入输出端口的眼图优化方法和装置及其集成电路，其中，输入输出端口的眼图优化装置包括顺次连接并形成回路的控制单元、输出驱动电路、输入输出端口以及输入端电路，控制单元和输入端电路还连接于参考电压，控制单元用于产生多组随机数据，并控制每组随机数据输入回路进行自测试，以获得眼图的垂直轴数据，并根据眼图的垂直轴数据获得参考电压的优化值，本发明通过增加一个控制单元，利用集成电路内部产生的高速振荡信号实现自测试，节省测试时间和成本，实现眼图优化以及输出驱动的优化，提高效率。
输入输出端口优化装置方法及其集成电路

[发明专利]存储器设备及其操作方法-CN201910417613.8有效
发明人：孙钟弼 -专利权人：三星电子株式会社
申请日： 2019-05-20 - 公布日： 2023-09-19 - 主分类号： G11C11/4094 文献下载
摘要：包括连接到多个字线的多个存储器单元的存储器设备的操作方法，该操作方法包括：从外部设备接收第一激活命令，在接收第一激活命令之后从外部设备接收至少一个操作命令，在接收至少一个操作命令之后接收预充电命令，并且在接收预充电命令之后从外部设备接收第二激活命令。当至少一个操作命令不包括写入命令时，在从接收预充电命令的时间起经过第一预充电参考时间之后接收第二激活命令。当至少一个操作命令包括写入命令时，在从接收预充电命令的时间起经过第二预充电参考时间之后接收第二激活命令。
存储器设备及其操作方法

[发明专利]电压产生电路、存储器装置和产生位线预充电电压的方法-CN201910813280.0有效
发明人：徐宁焄;赵胜晛;申昌昊;李龙宰 -专利权人：三星电子株式会社
申请日： 2019-08-30 - 公布日： 2023-09-19 - 主分类号： G11C11/4094 文献下载
摘要：公开电压产生电路、存储器装置和产生位线预充电电压的方法。一种存储器装置包括电压产生电路，电压产生电路包括偏移补偿器，偏移补偿器被配置为：接收参考电压和偏移代码，并将偏移代码链接到参考电压。电压产生电路包括比较器，比较器被配置为：将链接到偏移代码的参考电压与位线预充电电压进行比较并输出驱动控制信号。电压产生电路包括驱动器，驱动器被配置为：响应于驱动控制信号输出处于参考电压的目标电平的位线预充电电压。电压产生电路包括背景校准电路，背景校准电路被配置为：产生用于执行控制的偏移代码，使得目标短路电流流过输出位线预充电电压的驱动器的输出节点。
电压产生电路存储器装置位线预充电方法

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