专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]晶体结构及其制造方法、芯片装置-CN202110674002.9有效
  • 任炜强 - 深圳真茂佳半导体有限公司
  • 2021-06-17 - 2022-10-04 - H01L29/78
  • 本发明涉及一种晶体结构及其制造方法、芯片装置,晶体包括位于底部的漏极外延层、位于顶部的源极层以及嵌入于漏极外延层内的源极延伸倒与栅极;栅极排列在源极延伸倒之间,栅极两侧形成有成对由源极层至漏极外延层内部并联的对称型沟道;优选示例中,栅极两侧的沟道上方还形成有成对由源极层至漏极外延层并联的对称型领域电阻;优选示例中,漏极外延层在对应栅极的底部部位形成栅下浮空反极型结;优选示例中,漏极外延层在对应源极延伸倒的底部部位形成屏蔽栅底部浮空反极型柱底结本发明首创了双倒半浮空超结栅晶体架构,具有衬底背面漏极与顶面源极电子流均匀化或帮助均匀化的增益效果。
  • 晶体管结构及其制造方法芯片装置
  • [发明专利]晶体结构及其制造方法、芯片装置-CN202110502422.9有效
  • 任炜强 - 深圳真茂佳半导体有限公司
  • 2021-05-08 - 2022-08-12 - H01L29/06
  • 本发明涉及一种晶体结构及其制造方法、芯片装置,晶体包括位于底部的漏极外延层、位于顶部的源极层以及嵌入于漏极外延层内的源极延伸倒与栅极;栅极排列在源极延伸倒之间,栅极两侧形成有成对由源极层至漏极外延层内部并联的对称型沟道;优选示例中,栅极两侧的沟道上方还形成有成对由源极层至漏极外延层并联的对称型领域电阻;优选示例中,漏极外延层在对应栅极的底部部位形成栅下浮空反极型结;优选示例中,漏极外延层在对应源极延伸倒的底部部位形成屏蔽栅底部浮空反极型柱底结本发明首创了双倒半浮空超结栅晶体(DRFJ MOSFET)架构,具有衬底背面漏极与顶面源极电子流均匀化或帮助均匀化的增益效果。
  • 晶体管结构及其制造方法芯片装置
  • [实用新型]晶体结构与芯片装置-CN202121753228.X有效
  • 任炜强 - 深圳真茂佳半导体有限公司
  • 2021-07-28 - 2021-12-31 - H01L29/06
  • 本实用新型涉及一种晶体结构与芯片装置,晶体包括底层的漏极衬底、顶层的金属源极层以及嵌入于漏极衬底内的源极延伸倒与柵极;柵极排列在源极延伸倒之间,柵极两侧形成有成对由金属源极层至漏极衬底并联的对称型沟道;优选示例中,柵极两侧的沟道上方还形成有成对由金属源极层至漏极衬底并联的对称型领域电阻;优选示例中,漏极衬底在对应柵极的底部部位形成栅下浮空反极型结;优选示例中,漏极衬底在对应源极延伸倒的底部部位形成屏蔽栅底部浮空反极型柱底结本实用新型首创了双倒半浮空超结柵晶体(DRFJ MOSFET)架构,具有衬底背面漏极与顶面源极电子流均匀化或帮助均匀化的增益效果。
  • 晶体管结构芯片装置
  • [发明专利]静电放电防护电路-CN200510100203.9无效
  • 陈启铭;陈弘育 - 群康科技(深圳)有限公司;群创光电股份有限公司
  • 2005-10-07 - 2007-04-11 - H05F3/02
  • 本发明公开一种静电放电防护电路,其包括:一第一控制电路、一第二控制电路和一静电放电电路,该第一控制电路和第二控制电路均包括多个晶体,该多个晶体相互依序串联,该静电放电电路至少包括一晶体,该静电放电电路的至少一晶体的栅极与该第一控制电路的末端晶体和第二控制电路的首端晶体的漏极互相连接,该静电放电电路的至少一晶体的源极与第一控制电路的首端晶体的栅极和源极连接,该静电放电电路的至少一晶体的漏极与第二控制电路末端晶体的栅极和源极连接。
  • 静电放电防护电路
  • [发明专利]电源突波监测电路-CN202011154234.3有效
  • 陈柏升;曾华俊 - 新唐科技股份有限公司
  • 2020-10-26 - 2023-09-01 - G01R19/165
  • 本发明揭露一种电源突波监测电路,其包含一第一P型晶体以及一第二P型晶体,其相同偏压电流所偏压,且第一P型晶体的通道宽长比大于第二P型晶体的通道宽长比;一电容,其一端接地,而另一端连接第一与第二P型晶体的栅极、以及电源供应端;一判断电路,当第一P型晶体的漏极电压下降幅度大于第二P型晶体的漏极电压下降幅度时,判断电路判断电源供应端出现一负突波,而当第二P型晶体的漏极电压上升幅度大于第一P型晶体的漏极电压上升幅度时,判断电路判断电源供应端出现一正突波。
  • 电源监测电路
  • [发明专利]晶体的制作方法-CN201611032568.7有效
  • 张哲诚;林志翰;曾鸿辉 - 台湾积体电路制造股份有限公司
  • 2016-11-15 - 2021-08-06 - H01L21/336
  • 一种晶体的制作方法与半导体器件及其制作方法。晶体的制作方法包括:图案化衬底以形成多个沟槽以及位于沟槽之间的半导体片。于沟槽内形成多个绝缘体,并且形成第一介电层以覆盖半导体片与绝缘体。于第一介电层上形成拟栅极条。于拟栅极条的侧壁上形成多个间隙物拟栅极条。移除拟栅极条与位于其下方的第一介电层直到间隙物的侧壁、半导体片的一部分以及绝缘体的多个部分被暴露出来。形成第二介电层以选择性地覆盖半导体片被暴露出来的部分,其中第一介电层的厚度小于第二介电层的厚度。于间隙物之间形成栅极以覆盖第二介电层、间隙物的侧壁以及绝缘体被暴露出的部分。
  • 鳍式场效晶体管制作方法
  • [发明专利]集成电路-CN201910905286.0在审
  • 廖忠志 - 台湾积体电路制造股份有限公司
  • 2019-09-24 - 2020-04-03 - H01L27/02
  • 例示性的集成电路包括第一单元,其含有一或多个第一种全绕栅极晶体位于集成电路的第一区中;第二单元,其含有一或多个第二种全绕栅极晶体位于集成电路的第一区中,其中第二单元与第一单元相邻,其中第一种全绕栅极晶体为纳米晶体与纳米线晶体中的一者,而第二种全绕栅极晶体为纳米晶体与纳米线晶体中的另一者;以及第三单元,其含有一或多个晶体位于集成电路的第二区中,其中集成电路的第二区与第一区隔有一段距离。
  • 集成电路

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