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[发明专利]一种叠线地铁车站-CN201810328301.5在审
发明人：周灿朗;刘淑燕;刘洋;潘茜;冯建霖;周勇;林湘;曾祥裕 -专利权人：佛山轨道交通设计研究院有限公司
申请日： 2018-04-12 - 公布日： 2018-08-28 - 主分类号： B61B1/00 文献下载
摘要：本发明公开了一种叠线地铁车站，包括左线站台层和右线站台层，左线站台层与右线站台层位于不同的埋置深度，左线站台层与右线站台层通过扶梯连接；叠线地铁车站还包括设备层，设备层位于左线站台层与右线站台层之间；左线站台层的盾构与右线站台层的盾构之间的净距为本发明的种叠线地铁车站，由于左线站台层与右线站台层位于不同的埋置深度，且设备层位于左线站台层与右线站台层之间，所以，不仅可以使左线站台层与右线站台层的间距被竖向拉开，使左线站台层与右线站台层满足轨行区限界要求的高度控制，而且还可以减少叠线地铁车站的宽度，本发明的叠线地铁车站可应用于叠线地铁车站周边建构筑物密集、空间狭窄、控制因素较多的区域。
站台层左线地铁车站设备层盾构埋置高度控制建构筑物空间狭窄限界要求轨行区扶梯竖向应用

[发明专利]叠层结构、叠层结构制作方法及显示面板-CN202210997729.5在审
发明人：李田生 -专利权人：云谷（固安）科技有限公司
申请日： 2022-08-19 - 公布日： 2022-10-18 - 主分类号： H01L23/522 文献下载
摘要：本实施例提供的叠层结构、叠层结构制作方法及显示面板，涉及半导体技术领域。叠层结构中具有贯穿第一膜层和第二膜层的叠层过孔，第一膜层朝向叠层过孔的方向突伸超出第二膜层，第一膜层形成有台阶结构，且台阶结构与所述第二膜层朝向所述叠层过孔的边缘间隔设置。上述设计可以在第一膜层朝向叠层过孔的侧面形成两层台阶，叠层过孔的内壁可以形成一个倾斜面，金属走线可以在该叠层过孔的内壁上连续分布，确保搭接金属走线的良好连接。同时，第一膜层在叠层过孔的内壁形成的台阶还可以增大金属走线与叠层过孔的内壁接触的面积，提高金属走线与叠层过孔的内壁的粘连稳定性，确保电信号在金属走线中传输的稳定性，从而提高半导体器件的功能稳定性。
结构制作方法显示面板

[发明专利]套膜机进烟装置-CN201611167881.1在审
发明人：李利洁;蔡继军;王键;吕本伟;邓新庄 -专利权人：山东青岛烟草有限公司
申请日： 2016-12-16 - 公布日： 2017-02-22 - 主分类号： B65B35/50 文献下载
摘要：本发明涉及烟草机械领域，尤其是一种用于条烟差速运输和叠层的套膜机进烟装置。包括机架，其中，还包括差速输送机构、叠层机构和拨送机构，所述机架包括输送机架和叠层机架，差速输送机构设置在输送机架上，叠层机构和拨送机构设置在叠层机架上，所述差速输送机构包括慢速输送线和快速输送线，慢速输送线设置在快速输送线的前方，快速输送线的后方设有叠层机构，拨送机构位于叠层机构的正下方。其实现了条烟的计数、叠层和叠层后传送的自动连续完成，计数和叠层准确，大大提高了条烟的进烟效率。
套膜机进烟装置

[发明专利]一种dual模式高速信号线立体布线的方法-CN201510534691.8在审
发明人：张春丽;李永翠 -专利权人：浪潮电子信息产业股份有限公司
申请日： 2015-08-27 - 公布日： 2015-12-23 - 主分类号： H05K3/00 文献下载
摘要：本发明公开了一种dual模式高速信号线立体布线的方法，属于一种服务器主板布线的方法，本发明来解决采用dual stripline模式的布线方式，所带来的高速信号完整性问题及布线难以操作的问题，采用的技术方案为：包括如下步骤：（1）、根据叠层文件设置dual stripline模式的叠层；（2）、根据布线布局指南设置高速信号线的线宽、线距；（3）、配置某一叠层的信号线，优化好后，相邻叠层也按照上述配置布线，使相连叠层的信号线位置重叠；（4）、每个相邻叠层在过孔处对称出线，采用两层相邻叠层垂直走线的方式。
一种 dual 模式高速信号线立体布线方法

[发明专利]电阻式存储器装置及其制造方法与操作方法-CN200910179774.4有效
发明人：张国彬;吕函庭;蔡政宏 -专利权人：旺宏电子股份有限公司
申请日： 2009-10-19 - 公布日： 2011-05-04 - 主分类号： H01L21/82 文献下载
摘要：一种电阻式存储器的制造方法，包括：于基板上形成第一埋置叠层结构，其中，第一埋置叠层结构由内向外依序包括一第一掺杂层、一第二掺杂层与一第三掺杂层；蚀刻第一埋置叠层结构以形成多个第二埋置叠层结构，其中，这些第二埋置叠层结构各别的第一掺杂层是第一信号线；形成多个第一绝缘层于这些第二埋置叠层结构之间；蚀刻这些第二埋置叠层结构，并中止于第一信号线，以形成多个以阵列形式排列的第三埋置叠层结构；形成多个第二绝缘层于这些第三埋置叠层结构之间；对应这些第三埋置叠层结构的位置形成存储材料层，并耦接第三掺杂层；以及，形成多个第二信号线以与存储材料层耦接，其中，第二信号线垂直第一信号线。
电阻存储器装置及其制造方法操作方法

[发明专利]三维存储器元件-CN201510929883.9有效
发明人：胡志玮;叶腾豪 -专利权人：旺宏电子股份有限公司
申请日： 2015-12-15 - 公布日： 2019-07-05 - 主分类号： H01L27/11578 文献下载
摘要：本发明公开了一种三维存储器元件，包括多层叠层结构，多层叠层结构包括多个导电条带及多条沟道，以定义出第一、第二、第三和第四脊状叠层；位于第一脊状叠层上的第一串行选择线开关；位于第二脊状叠层上的第一接地选择线开关；第一U形存储单元串行，串接第一串行选择线开关和第一接地选择线开关；位于第三脊状叠层上的第二串行选择线开关；位于第四脊状叠层上的第二接地选择线开关；第二U形存储单元串行，串接第二串行选择线开关和第二接地选择线开关第一字线接触结构与第一脊状叠层的导电条带接触。第二字线接触结构与第二脊状叠层的导电条带接触；第三字线接触结构与第三和第四脊状叠层的导电条带接触。
三维存储器元件

[发明专利]包含电感器的层叠型电子部件-CN201180034187.1有效
发明人：木村一成;户莳重光;田端美咲;阿部勇雄 -专利权人： TDK株式会社
申请日： 2011-09-07 - 公布日： 2013-03-20 - 主分类号： H01F17/00 文献下载
摘要：层叠型电子部件包含第一层叠体、具备表面配线层并且接合于第一层叠体的第二层叠体；第一层叠体与第二层叠体的配线层互相垂直，第一层叠体具有配置于第一配线层的第一电感器用导体、配置于第二配线层的第二电感器用导体，第二层叠体具有以第一电感器用导体以及第二电感器用导体形成线圈状的电感器的方式在与第一层叠体的接合面上电连接第一电感器用导体的端部和第二电感器用导体的端部的连接导体。
包含电感器层叠电子部件

[发明专利]用于基于石墨烯和碳纳米管晶体管的集成的先多层互连集成方案-CN201280010619.X有效
发明人： Z·刘;G·G·沙希迪 -专利权人：国际商业机器公司
申请日： 2012-02-25 - 公布日： 2014-06-25 - 主分类号： G01N27/327 文献下载
摘要：在所述衬底上形成被设置成叠层的多个互连层，每一个互连层包括一条或多条金属线，其中如果在所述叠层中在一个给定互连层上方存在互连层，则该给定互连层中的金属线大于在所述叠层中位于该给定互连层上方的互连层中的金属线，并且其中如果在所述叠层中在该给定互连层下方存在互连层，则该给定互连层中的金属线小于在所述叠层中位于该给定互连层下方的互连层中的金属线。在所述叠层的最顶层上形成至少一个晶体管。
用于基于石墨纳米晶体管集成多层互连方案

[发明专利]一种高速板卡叠层的优化设计方法-CN201710389738.5在审
发明人：李永翠 -专利权人：郑州云海信息技术有限公司
申请日： 2017-05-27 - 公布日： 2017-07-21 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种高速板卡叠层的优化设计方法，它首先将高速板卡叠层制作为叠层模块，然后将不同的叠层模块进行封装成线路板，优化设计方法包括以下具体步骤步骤1，确定高速板卡所需要的叠层模块数量；步骤2，如果需要多个叠层模块，则多个叠层模块相互之间设置芯板进行组合；步骤3，在组合后叠层模块的外表面敷设阻焊层。本发明避免了表层走线，解决了表层走线阻抗难以管控、电磁辐射严重的问题；同时表层没有走线，更使得PCB板美观；同时起到不泄露布线分布的问题，起到保密的作用。
一种高速板卡优化设计方法

[发明专利]布料和纤维制品-CN200480042401.8无效
发明人：岛崎佐太郎 -专利权人：日本望兴株式会社
申请日： 2004-02-12 - 公布日： 2007-03-07 - 主分类号： D03D15/02 文献下载
摘要：布料(A)含有第一叠层线(1)和第二叠层线(2)作为原纱的一部分。并且，通过在合成树脂薄膜的一面蒸镀金属层，以上述金属层为内侧的方式，将蒸镀有上述金属层的合成树脂之间互相粘结，制造夹层状结构体，将上述夹层状结构体切断为线状，形成第一叠层线(1)。此外，除了其金属层是由与构成上述第一叠层线的金属层的金属有电位差的金属构成外，采用与第一叠层线(1)相同的方法，形成第二叠层线(2)。并且，作为另一实施方式的布料(B)，是将在布料(A)的制造中使用的2个夹层状结构体粉碎，形成第一叠层体和第二叠层体，将该第一叠层体和第二叠层体附着在原线上形成的布料。
布料纤维制品

[发明专利]一种叠层太阳电池-CN202211617929.X在审
发明人：曹越先;郑德旭;杜敏永;彭磊;段连杰;王世震;王辉;吴飒建;焦玉骁;刘吉双;于凤阳;李智鹏;姜箫;周家驹;王立坤;杨琦;王开;孙友名;杨少安;刘生忠 -专利权人：中国科学院大连化学物理研究所;中国核能电力股份有限公司
申请日： 2022-12-15 - 公布日： 2023-08-15 - 主分类号： H10K39/15 文献下载
摘要：本发明提供一种叠层太阳电池，所述叠层太阳电池包括若干叠层太阳电池器件，所述叠层太阳电池器件从下至上依次设置有底电池、隧穿层、顶电池、顶部透明导电薄膜层和金属栅线，所述金属栅线为交叉栅线或U型栅线，所述交叉栅线包括交叉布置的两组栅线结构，两组所述栅线结构为一体，每组所述栅线结构包括若干条平行布置的栅线，所述U型栅线由一条呈U型盘绕的栅线构成。本发明的技术方案解决了现有技术中传统结构的金属栅线的电流收集能力弱、损耗大，难以实现大面积、高通量的叠层太阳电池产业化转型的问题。
一种太阳电池

[发明专利]一种3D存储器件的制造方法-CN202210228706.8在审
发明人：杨永刚 -专利权人：长江存储科技有限责任公司
申请日： 2022-03-10 - 公布日： 2022-06-17 - 主分类号： H01L27/11524 文献下载
摘要：公开了一种3D存储器件的制造方法，包括：在衬底上形成第一叠层结构，并形成贯穿第一叠层结构的多个沟道柱，第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿第一叠层结构的多个栅线缝隙，多个沟道柱位于多个栅线缝隙之间；采用多个栅线缝隙作为蚀刻剂通道，去除第一叠层结构中的多个牺牲层，以形成与栅线缝隙连通的空腔；采用多个栅线缝隙作为沉积物通道，在空腔中填充第一粘接层；采用多个栅线缝隙作为蚀刻剂通道，对第一粘接层进行回刻；采用多个栅线缝隙作为沉积物通道，在栅线缝隙和空腔中填充金属层；以及对金属层进行蚀刻，以去除金属层位于栅线缝隙内的部分，从而将金属层分割成不同层面的多个栅极导体。
一种存储器件制造方法

[发明专利]三维半导体元件及其制造方法-CN201510931542.5有效
发明人：李冠儒 -专利权人：旺宏电子股份有限公司
申请日： 2015-12-15 - 公布日： 2019-08-23 - 主分类号： H01L27/11556 文献下载
摘要：本发明公开了一种三维半导体元件，包括多条接地选择线区段分隔开地形成于一基板上，且这些接地选择线区段是彼此电性绝缘和相互平行地延伸，接地选择线区段是沿第一方向延伸；多个叠层结构垂直形成于接地选择线区段上，且各叠层结构包括交替叠层的半导体层和绝缘层；多条串行选择线分别形成于叠层结构上，且串行选择线是沿第一方向延伸；以及多条位线设置于串行选择线上方并沿第二方向延伸，位线是相互平行并垂直于串行选择线与接地选择线区段，其中存储器层的存储单元是由相应的叠层结构、串行选择线、接地选择线区段和位线所定义。
三维半导体元件及其制造方法

[发明专利]一种传输线-CN201910606434.9在审
发明人：梁悦;陈勇利;王建安 -专利权人：瑞声精密制造科技（常州）有限公司
申请日： 2019-07-05 - 公布日： 2019-10-22 - 主分类号： H01P3/18 文献下载
摘要：本发明提供了一种传输线，包括主基线层和叠设于主基线层局部部位上的叠加线层，主基线层具有叠设有叠加线层的叠加部和没有叠设叠加线层的非叠加部，叠加线层和叠加部构成传输线的不可弯折部分，非叠加部构成传输线的可弯折部分，主基线层包括第一接地层、叠设于第一接地层一侧的第一基层、叠设于第一基层远离第一接地层一侧的信号线层以及叠设于信号线层远离第一基层一侧的第二基层，叠加线层包括第三基层和第二接地层，第三基层叠设于第二基层远离信号线层的一侧本发明提供的传输线，可弯折部分的厚度小，因此弯折性能好，从而提升了传输线的实用性和使用寿命。
传输线叠设线层叠加基层叠加部接地层主基线信号线层可弯折局部部位使用寿命弯折性能接地弯折

[发明专利]三维存储器结构及其操作方法-CN201210586806.4有效
发明人：陈士弘 -专利权人：旺宏电子股份有限公司
申请日： 2012-12-28 - 公布日： 2014-07-02 - 主分类号： H01L27/115 文献下载
摘要：本发明公开了一种三维存储器结构及其操作方法，该三维存储器结构包括多个叠层结构垂直形成于衬底上、多个电荷捕捉复合层位于该多个叠层结构外围、多个超薄通道、和一介电层填充于超薄通道外和叠层结构之间。各叠层结构包括相连接的底部栅极，多个栅极和栅极绝缘层交错叠层于底部栅极上方，和两条选择线分隔地位于栅极的上方且独立控制，该多个选择线之间、选择线和栅极之间以及选择线的顶部是以栅极绝缘层绝缘。超薄通道位于电荷捕捉复合层外侧和衬里式地位于叠层结构之间，相邻叠层结构的相对侧面的每两超薄通道构成一超薄U形通道。两相邻叠层结构间有一字线选择器区域包括多个超薄U形通道和一对字线选择器位于超薄U形通道两侧以控制该多个超薄U形通道。
三维存储器结构及其操作方法

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