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[发明专利]一种基于新型量子位交互拓扑的量子表面码的纠错受控非门-CN202010870133.X有效
发明人：管致锦;丁飞;程学云;朱鹏程;张超;牛义仁 -专利权人：南通大学
申请日： 2020-08-26 - 公布日： 2023-09-26 - 主分类号： G06N10/70 文献下载
摘要：本发明公开了一种基于新型量子位交互拓扑的量子表面码的纠错受控非门，所述纠错受控非门由附属逻辑量子位A、控制逻辑量子位C及目标逻辑量子位T构成，所述附属逻辑量子位A分别和控制逻辑量子位C及目标逻辑量子位T连接，所述附属逻辑量子位A、控制逻辑量子位C及目标逻辑量子位T均是基于二阶蜂巢结构的X‑Z稳定器，利用基于二阶蜂巢结构的X‑Z稳定器作为一个逻辑量子位来减少单个逻辑量子位需要的物理量子位个数，从而减少需要三个逻辑量子位的基于量子表面码的纠错受控非门的物理量子位个数，并降低基于量子表面码的纠错受控非门的实现代价，同理可降低基于量子表面码的纠错受控非门的其他可纠错量子逻辑门实现代价。
一种基于新型量子交互拓扑表面纠错受控非门

[发明专利]一种逻辑纠错方法、电路、计算机芯片及物联网芯片-CN202111002776.3有效
发明人：李智炜;王义楠;刘海军;龙泓昌;李清江;刁节涛;徐晖;陈长林;刘森;宋兵;王伟;于红旗;朱熙;王玺;步凯;王琴;曹荣荣 -专利权人：中国人民解放军国防科技大学
申请日： 2021-08-30 - 公布日： 2022-09-09 - 主分类号： G06F11/07 文献下载
摘要：本发明实施例公开了一种逻辑纠错方法、电路、计算机芯片及物联网芯片，应用于逻辑纠错电路，所述逻辑纠错电路包括：IMP逻辑运算单元、或非逻辑检测单元、或逻辑运算单元；所述方法包括：根据所述IMP逻辑运算单元的四组初始逻辑组合及高低阻态转换条件，确定会出现高低阻态转换错误结果的目标逻辑组合；所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结果，根据所述逻辑输出结果判断是否产生逻辑错误；若产生所述逻辑错误，所述或逻辑运算单元则纠正所述逻辑错误选择合适的激励电压，调控逻辑错误发生规律，使用两类特定的逻辑基元，以逻辑级联的方式完成逻辑错误的检测与纠正，提出一种低资源开销的以忆阻器为基础的逻辑纠错的方法。
一种逻辑纠错方法电路计算机芯片及物联网

[发明专利]多通道闪存控制器的纠错装置、方法及多通道闪存控制器-CN201010619730.1有效
发明人：程学敏 -专利权人：深圳市朗科科技股份有限公司
申请日： 2010-12-31 - 公布日： 2012-07-04 - 主分类号： G11C29/42 文献下载
摘要：本发明提供了多通道闪存控制器的纠错装置、方法及多通道闪存控制器，所述纠错装置包括编解码模块和计算错误模块，所述编解码模块具体包括一个组合逻辑电路和对应多通道的多个时序逻辑电路，所述编解码模块还包括：多路选择器，用于根据当前周期的各通道数据有效性，将对应有效通道的数据和时序逻辑寄存器信息选入所述组合逻辑电路中；输入模块，用于将所述组合逻辑电路的运算结果输入所述对应有效通道的时序逻辑寄存器中。采用本发明实施例公开的纠错装置、纠错方法及多通道闪存控制器，可以解决现有技术中的纠错方法都会因为各通道独立占用纠错模块，而使得成本极其昂贵且浪费大量资源的问题。
通道闪存控制器纠错装置方法

[发明专利]闪速存储器中的纠错方法及装置-CN201710763324.4有效
发明人： G·多克奎尔;A·戈塔拉 -专利权人：质子世界国际公司
申请日： 2017-08-30 - 公布日： 2021-08-17 - 主分类号： G06F11/10 文献下载
摘要：一种方法，包括将数据和与数据相关的元数据以逻辑字存储在非易失性存储器中。对于存储在非易失性存储器中的每个逻辑字，生成对应的纠错码。所存储的每个物理字包含逻辑字和对应的纠错码。元数据可以包含原子性信息。每个物理字可以包含基于存储在物理字中的逻辑字和对应的纠错码的奇偶校验位。可以使用编码表将逻辑字编码成包括对应的纠错码的物理字。数据和元数据可以被分割成逻辑字。
存储器中的纠错方法装置

[发明专利]对广播消息编码的方法-CN99815486.5有效
发明人： A·K·赖斯 -专利权人：艾利森公司
申请日： 1999-12-13 - 公布日： 2002-01-30 - 主分类号： H04L1/00 文献下载
摘要：通过对消息进行纠错编码以产生纠错编码消息块、将纠错编码消息块划分成帧并对帧进行纠错编码以产生纠错编码帧,而将消息无线广播到无线终端。纠错编码帧被无线广播到无线终端。在无线终端,帧被接收并且帧被纠错解码以产生纠错解码帧。纠错解码帧被组合成消息块,并且消息块被纠错解码以产生消息。通过除对消息的帧进行纠错编码外还对整个消息进行纠错编码,不管传输中是否有衰落和其它问题,长消息可以可靠地被广播和接收。因此设计用于短消息使用的广播信道也可以用于发送长消息。例如,本发明可以用于包括具有短消息业务广播控制信道(S－BCCH)逻辑信道的数字控制信道(DCCH)的TDMA系统。纠错编码帧被放置在S－BCCH逻辑信道中。然后在多个TDMA时隙中将S－BCCH逻辑信道无线广播到无线电话。
广播消息编码方法

[发明专利]具有对可编程逻辑模块自动检纠错功能的FPGA-CN202110953116.7有效
发明人：单悦尔;徐彦峰;范继聪;井站 -专利权人：无锡中微亿芯有限公司
申请日： 2021-08-19 - 公布日： 2023-04-28 - 主分类号： G06F11/10 文献下载
摘要：本发明公开了一种具有对可编程逻辑模块自动检纠错功能的FPGA，涉及FPGA技术领域，该FPGA中包括校验纠错器，检验纠错器中的校验码生成电路根据对应的可编程逻辑寄存器的输入数据进行ECC编码生成校验码按照时钟信号刷新写入校验码寄存器，由校验电路对可编程逻辑寄存器和校验码寄存器的输出进行校验生成校验信号实现检验，解码电路根据触发电路的触发使能脉冲生成校验信号对应的翻转信号控制故障寄存器直接异步翻转内容实现纠错，校验纠错器可以在该FPGA正常运行过程对可编程逻辑寄存器实时检验纠错，可靠性更高，而且这种做法相比于三模冗余方法来说大大减少了电路面积，有利于提高电路集成度。
具有可编程逻辑模块自动纠错功能 fpga

[发明专利]用于执行级联纠错的方法和系统-CN200980113875.X有效
发明人：阳学仕;吴子宁;娄修浩 -专利权人：马维尔国际贸易有限公司
申请日： 2009-01-30 - 公布日： 2011-04-13 - 主分类号： H03M13/00 文献下载
摘要：提供了一种用于执行级联纠错的系统和方法。在一个实现中，一种用于编码数据的装置包括用于生成对应于所接收的输入数据的码字的外部编码器以及用于计算数据的逻辑单元的奇偶校验位的奇偶校验位电路，数据的逻辑单元从码字获得并且具有第一逻辑单元。该装置还包括内部编码器，用于根据对应于第一逻辑单元的第一奇偶校验位生成第一逻辑单元的纠错位，并且将纠错位插入到第一逻辑单元中。
用于执行级联纠错方法系统

[发明专利]通用的容错纠错电路及其应用的译码器和三模冗余电路-CN201310740347.5有效
发明人：唐样洋;张臣雄 -专利权人：华为技术有限公司
申请日： 2013-12-27 - 公布日： 2017-01-04 - 主分类号： H03K19/003 文献下载
摘要：本发明提供一种通用的容错纠错电路及其应用的译码器和三模冗余电路，其中通用的容错纠错电路包括：由逻辑门实现的容错纠错单元；容错纠错单元的数字输入信号分别为I0、I1…、I2k‑1、I2k；容错纠错单元的数字输出信号分别为O0、O1…、Ok‑2、Ok‑1；数字输入信号和数字输出信号属于集合{0,1}；其中，k为正整数；容错纠错单元，用于当k=1时，如果I0=I1，则O0=I0，否则O0=I2；当k>1时，如果Ok‑由于输入和输出之间的逻辑关系唯一确定，因此，该容错纠错电路可以只有逻辑门来实现，具体的实现方式可以有很多种，只要输入和输出之间满足本发明的唯一确定的逻辑关系即可。因此，本发明提供的容错纠错电路具有普遍的通用性。
通用容错纠错电路及其应用译码器冗余

[发明专利]一种基于逻辑量子比特的量子密钥分发方法及系统-CN202111297266.3在审
发明人：郭乐江;胡俊;何松;肖蕾;程敏;林秀珍 -专利权人：中国人民解放军空军预警学院
申请日： 2021-11-03 - 公布日： 2022-03-15 - 主分类号： H04L9/08 文献下载
摘要：本发明涉及一种基于逻辑量子比特的量子密钥分发方法及系统，其方法包括：确定量子密钥分发系统的固有量子误码率，并根据其和原始密钥制备brickwork态纠错码；根据原始密钥制备逻辑量子比特；将所述brickwork态纠错码与逻辑量子比特进行编码，并将编码后的逻辑量子比特分别分发给通信双方；接收所述编码后的逻辑量子比特并对其进行签名验证：待验证通过后，对所述编码后的逻辑量子比特进行解码。本发明通过结合纠错码和签名验证技术，提高了量子密钥的安全性和抗噪性能。
一种基于逻辑量子比特密钥分发方法系统

[发明专利]存储控制器、存储设备、信息处理系统以及存储控制方法-CN201210484725.3有效
发明人：大久保英明;筒井敬一;中西健一;藤波靖;山本真纪子;足立直大 -专利权人：索尼公司
申请日： 2012-11-23 - 公布日： 2013-06-05 - 主分类号： G06F11/10 文献下载
摘要：该存储控制器包括纠错码管理部、地址管理部以及纠错部。当多个单位数据和第二纠错码被存储在存储部中时，纠错码管理部以每个条目来管理预定的多个单位数据与对应于多个单位数据的第二纠错码之间的对应关系。地址管理部管理逻辑地址与纠错码管理部中的条目之间的对应关系。纠错部获取纠错码管理部中的与作为从地址管理部进行读取的对象的逻辑地址相对应的条目，并且基于在所关心的条目中管理的多个单位数据和第二纠错码来执行纠错。
存储控制器设备信息处理系统以及控制方法

[发明专利]语音识别纠错方法、系统、装置及存储介质-CN202111064048.5有效
发明人：庄子扬;魏韬;马骏;王少军;肖京 -专利权人：平安科技（深圳）有限公司
申请日： 2021-09-10 - 公布日： 2023-09-15 - 主分类号： G06F40/232 文献下载
摘要：本发明公开了一种语音识别纠错方法、系统、装置及存储介质，涉及人工智能技术，该方法包括：对待检测语音进行语音识别，获取到待检测文本和对应的待检测发音序列；根据待检测发音序列构建待检测FST；根据待检测FST和关键词FST，确定待检测文本中的若干待纠错字词，并确定包含待纠错字词的待纠错语句；若汉字混淆集中存在待纠错字词，确定每个待纠错字词对应的替换字词，并将待纠错语句中的待纠错字词替换为替换字词，生成替换语句；当待纠错语句的第一逻辑得分小于替换语句的第二逻辑得分，将待检测文本中的待纠错语句替换为替换语句，完成纠错。本发明的技术方案可实现根据发音确定可能存在错误的字词，实现对语音识别文本的有效纠错。
语音识别纠错方法系统装置存储介质

[发明专利]激光驱动电路及光模块-CN201811342473.4在审
发明人：胡振华;姚海军;庄礼杰 -专利权人：深圳市亚派光电器件有限公司
申请日： 2018-11-12 - 公布日： 2019-01-18 - 主分类号： H01S3/09 文献下载
摘要：本发明公开一种激光驱动电路及光模块，所述激光驱动电路包括信号输入端、激光驱动芯片、信号录入模块及逻辑纠错模块，所述逻辑纠错模块的输入端与所述信号输入端连接，所述逻辑纠错模块的输出端分别与所述激光驱动芯片的输入端和所述信号录入模块连接此时，逻辑纠错模块对信号输入端输入的激光器驱动控制信号进行校正，使得输入激光驱动芯片和信号录入模块的信号代表的激光器工作状态保持一致，从而解决现有技术中光模块的激光器不能正常工作的技术问题。
激光驱动芯片纠错模块激光驱动电路信号录入模块信号输入端光模块激光器输出端输入端激光器工作状态激光器驱动控制信号校正

[实用新型]激光驱动电路及光模块-CN201821858668.X有效
发明人：胡振华;姚海军;庄礼杰 -专利权人：深圳市亚派光电器件有限公司
申请日： 2018-11-12 - 公布日： 2019-09-10 - 主分类号： H01S3/09 文献下载
摘要：本实用新型公开一种激光驱动电路及光模块，所述激光驱动电路包括信号输入端、激光驱动芯片、信号录入模块及逻辑纠错模块，所述逻辑纠错模块的输入端与所述信号输入端连接，所述逻辑纠错模块的输出端分别与所述激光驱动芯片的输入端和所述信号录入模块连接此时，逻辑纠错模块对信号输入端输入的激光器驱动控制信号进行校正，使得输入激光驱动芯片和信号录入模块的信号代表的激光器工作状态保持一致，从而解决现有技术中光模块的激光器不能正常工作的技术问题。
激光驱动芯片纠错模块激光驱动电路信号录入模块信号输入端光模块激光器输出端输入端激光器工作状态本实用新型激光器驱动控制信号校正

[发明专利]半导体存储器装置、操作其的方法以及存储器系统-CN201910004034.0在审
发明人：车相彦;金经纶;徐宁焄 -专利权人：三星电子株式会社
申请日： 2019-01-03 - 公布日： 2019-08-13 - 主分类号： G11C29/42 文献下载
摘要：所述半导体存储器装置包括：存储器单元阵列、纠错码引擎、输入/输出选通电路以及控制逻辑电路。存储器单元阵列包括多个存储体阵列，每个存储体阵列包括动态存储器单元。响应于访问地址和命令，控制逻辑电路生成用于控制输入/输出选通电路的第一控制信号和用于控制纠错码引擎的第二控制信号。控制逻辑电路响应于第一命令控制纠错码引擎对将被存储在至少一个存储体阵列的第一页中的写入数据执行s位纠错码编码，并响应于第二命令控制纠错码引擎对从第一页读取的第一码字执行t位纠错码解码。
纠错码半导体存储器装置控制逻辑电路引擎存储体阵列存储器单元阵列存储器系统输入/输出命令控制选通电路响应动态存储器单元读取第二控制信号第一控制信号纠错码编码纠错码解码访问地址写入数据码字存储

[发明专利]一种供选择的容错量子逻辑电路的构造方法、电子设备和存储介质-CN202310932949.4在审
发明人：杨国武;林晨;胡焮铖;沈宇卓;高恩 -专利权人：电子科技大学
申请日： 2023-07-27 - 公布日： 2023-10-27 - 主分类号： G11C29/42 文献下载
摘要：本发明公开了一种供选择的容错量子逻辑电路的构造方法、电子设备和存储介质，方法包括以下步骤：获取用户的量子逻辑电路构造需求，量子逻辑电路构造需求包括以纠错能力为主、以实现时间为主、综合纠错能力和实现时间在内的性能需求本发明当用户需要构造量子逻辑电路时，首先获取用户的量子逻辑电路构造需求，并根据性能需求，提供对应类型的通用量子门库；同时，在现有的7码门库和15码门库的基础上，提供可以了一种可以综合纠错能力和实现时间的新的通用量子门库即非均匀门库，从而可以满足用户不同的纠错能力和实现时间的需求。
一种选择容错量子逻辑电路构造方法电子设备存储介质

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