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[发明专利]用于flash型可编程逻辑器件的数据读写控制电路-CN202110763690.6有效
发明人：何小飞;曹正州 -专利权人： 无锡中微亿芯有限公司;中国电子科技集团公司第五十八研究所
申请日： 2021-07-06 - 公布日： 2023-10-27 - 主分类号： G11C7/10 文献下载
摘要：本发明公开了一种用于flash型可编程逻辑器件的数据读写控制电路，涉及可编程逻辑器件领域，该数据读写控制电路在进行数据写入时，数据选择模块选通配置数据通道将配置数据写入数据锁存模块中进行锁存，再通过数据驱动模块输出相应的配置数据，数据读写控制电路在进行数据回写时，通过回读控制模块将数据驱动模块的输出端的配置数据传输到数据修调模块进行数据修调得到修调后配置数据，数据选择模块选通回写数据通道将修调后配置数据写入数据锁存模块中进行锁存，再通过数据驱动模块输出，该数据读写控制电路能够实现稳定的数据配置和数据回写，不占用额外的寄存器单元，实现灵活，适用于大规模可编程器件。
用于 flash 可编程逻辑器件数据读写控制电路

[发明专利]一种FPGA中的可配置互连节点的测试方法-CN202310830706.X在审
发明人：范继聪;徐彦峰;陈波寅;王桥 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-07-07 - 公布日： 2023-10-10 - 主分类号： G01R31/317 文献下载
摘要：本申请公开了一种FPGA中的可配置互连节点的测试方法，涉及FPGA技术领域，该测试方法将全芯片中的所有待测的可配置互连节点以及相应的辅助通路模型化为一张包含顶点和有向边的完整的有向图，基于图论以覆盖率为驱动的方法遍历搜寻测试通路以得到覆盖率达标的测试用例，该方法以FPGA内互连资源的相互结构构建的有向图为基础来建立测试用例，而并不基于特定的芯片架构，且得到的测试通路都是简单的从一个信号输入端经过若干条互连线和可编程互连点后到达一个信号输出端，测试向量即是在这些测试通路的起点施加激励并在终点处得到相应响应即可，该测试方法的适用范围广、通用性强、易于操作、测试效率高。
一种 fpga 中的配置互连节点测试方法

[发明专利]一种异质集成串并转换电路-CN202111553471.1有效
发明人：涂波;杨煜;王澧;李成 -专利权人： 无锡中微亿芯有限公司;中国电子科技集团公司第五十八研究所
申请日： 2021-12-17 - 公布日： 2023-09-29 - 主分类号： H03M9/00 文献下载
摘要：本发明公开了一种异质集成串并转换电路，涉及串并转换电路领域，该异质集成串并转换电路将不同工艺区间的电路集成在一起并解决了互相之间的电平转换难题，可以将一路高速串行数据转换为多路低速的并行数据，该电路由高速数据电路实现高速数据的传输与处理，低速数据电路实现多通道、中低速率的数据传输与处理，使得该异质集成电路可以实现接口处的高速数据传输，同时又可以降低整个系统的成本与功耗。
一种集成转换电路

[发明专利]一种支持指令广播的存算架构FPGA-CN202310771719.4在审
发明人：单悦尔;徐彦峰;范继聪 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-06-27 - 公布日： 2023-09-19 - 主分类号： G06F15/78 文献下载
摘要：本申请公开了一种支持指令广播的存算架构FPGA，涉及FPGA技术领域，该FPGA中位于同一个子区域内的资源模块实现一个存算单元，针对各个存算单元执行相同的运算操作的应用场景，每个存算单元包含处理器和本地数据存储但无需单独设置指令存储，FPGA内单独形成一个由多个存算单元共用的指令存储，指令存储中的存算指令以广播形式传送给各个存算单元的处理器，使得各个存算单元的处理器可以执行存算指令并按照各自的数据进行运算，多个存算单元可以并行同步完成一项存算指令相同的存算运算，且由于各个存算单元复用同一个指令存储，使得可以形成更多数量的存算单元，实现更多核的并行运算，以实现较高的数据处理效率和运算速度。
一种支持指令广播架构 fpga

[发明专利]一种具有高存储带宽的多裸片存算架构FPGA-CN202310775129.9在审
发明人：单悦尔;徐彦峰;徐玉婷 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-06-27 - 公布日： 2023-09-19 - 主分类号： G06F15/78 文献下载
摘要：本申请公开了一种具有高存储带宽的多裸片存算架构FPGA，涉及FPGA技术领域，该多裸片存算架构FPGA将FPGA裸片和存储裸片封装在一起，FPGA裸片内部形成存算单元，各个存算单元基于本地存储单元的指令和数据进行运算，每个存算单元中的本地存储单元的数据读写端口连接到硅连接层，并经由硅连接层内的跨裸片连线连接到存储裸片的数据读写端口形成一条存算读写通道，存储裸片通过存算读写通道对所连接的本地存储单元进行数据读写，可以实现较大的数据带宽，使得通过多个存算单元实现多核并行的存算运算时可以减少等待数据的时间，存算性能优良、数据处理效率高、运算速度快。
一种具有存储带宽多裸片存算架构 fpga

[发明专利]一种高数据传输效率的存算架构FPGA-CN202310776682.4在审
发明人：单悦尔;徐彦峰;闫华 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-06-27 - 公布日： 2023-09-19 - 主分类号： G06F15/78 文献下载
摘要：本申请公开了一种高数据传输效率的存算架构FPGA，涉及FPGA技术领域，该存算架构FPGA中位于同一个子区域内的资源模块通过FPGA内部的互连资源相连以实现一个存算单元，每个存算单元中的处理器按照所连接的本地存储单元中存储的指令和数据进行运算，每个存算单元通过特定的数据传输接口来与其他存算单元之间传输数据，使得多个存算单元可以并行同步完成一项存算运算，FPGA整体数据传输效率高、数据处理效率高、运算速度快。
一种数据传输效率架构 fpga

[发明专利]一种抗单粒子翻转的存算架构FPGA-CN202310774573.9在审
发明人：单悦尔;张艳飞;徐彦峰 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-06-27 - 公布日： 2023-09-15 - 主分类号： G06F11/10 文献下载
摘要：本申请公开了一种抗单粒子翻转的存算架构FPGA，涉及FPGA技术领域，该存算架构FPGA中位于同一个子区域内的资源模块通过FPGA内部的互连资源相连以实现一个存算单元，且存算单元中的寄存器替换为使用奇偶寄存器，利用资源模块实现校验电路，在存算运算过程中利用校验电路对奇偶寄存器进行校验，在校验确定寄存器数据错误时，及时触发存算单元重新执行该项存算运算，避免因为单粒子翻转失效带来的瞬态错误而导致的运算错误，从而可以在通过多存算单元实现并行的多核存算运算时保证运行的准确性，具有突出的数据处理效率、运算速度和运行可靠性。
一种粒子翻转架构 fpga

[发明专利]一种低功耗的存算架构FPGA-CN202310773209.0在审
发明人：单悦尔;徐彦峰;陈波寅 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-06-27 - 公布日： 2023-09-12 - 主分类号： G06F15/78 文献下载
摘要：本申请公开了一种低功耗的存算架构FPGA，涉及FPGA领域，该FPGA中位于同一个子区域内的资源模块和互连资源实现为一个存算单元，各个存算单元中的本地存储单元通过全局读写通道与FPGA片外进行数据传输，FPGA通过多个存算单元实现多核并行的存算运算，且所有存算单元的驱动时钟的时钟周期相同，至少两个存算单元的驱动时钟之间存在时延，从而在保证各个存算单元并行同步工作以提高数据处理效率的基础上，让多个存算单元的起动时刻分布到时钟周期的不同时刻，从而减小了每个时刻由于存算单元起动汲取电流而带来的瞬时电流增大，使得FPGA全片总体的最大瞬时电流较低，从而可以降低功耗。
一种功耗架构 fpga

[发明专利]一种利用备份回溯克服单粒子翻转失效的存算架构FPGA-CN202310769915.8在审
发明人：单悦尔;徐彦峰;季振凯 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-06-27 - 公布日： 2023-09-12 - 主分类号： G06F11/20 文献下载
摘要：本申请公开了一种利用备份回溯克服单粒子翻转失效的存算架构FPGA，涉及FPGA领域，该存算架构FPGA内部实现多个存算单元，另外针对单粒子翻转密集的应用场景，存算单元中会受到单粒子翻转影响的目标寄存器有对应的备份寄存器，在执行存算运算的过程中，对从目标寄存器及其对应的备份寄存器中分别读出的寄存器数据进行比较判定，并在存算单元结束当前项存算运算时确定是否保存运算结果或者触发重新执行存算运算，可以避免在单粒子翻转密集的应用场景中由于单粒子翻转失效带来的瞬态错误而导致的运算错误，从而可以在通过多存算单元实现并行的多核存算运算时提高运行可靠性。
一种利用备份回溯克服粒子翻转失效架构 fpga

[发明专利]一种支持存算的FPGA-CN202310774603.6在审
发明人：单悦尔;徐彦峰;范继聪 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-06-27 - 公布日： 2023-09-12 - 主分类号： G06F15/78 文献下载
摘要：本申请公开了一种支持存算的FPGA，涉及FPGA技术领域，该FPGA中位于同一个子区域内的资源模块和互连资源实现为一个存算单元，各个存算单元中的本地存储单元通过全局读写通道与FPGA片外进行数据传输，由于每个存算单元的处理器在执行时只需读写邻近的本地存储单元中的指令和数据，减少了传输数据所消耗的布线资源和互连资源，减少了数据传输延迟和能量损耗，有利于提高FPGA的数据处理效率。另外FPGA可以通过多个存算单元实现多核并行的存算运算，且各个存算单元的处理器彼此间不会造成冲突，避免多核运算时存储带宽带来的制约，从而可以进一步提升FPGA整体数据处理效率和运算速度。
一种支持 fpga

[发明专利]一种FPGA中的可编程逻辑单元-CN202310807799.4在审
发明人：曹正州;刘国柱;张艳飞;单悦尔;徐玉婷 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-07-03 - 公布日： 2023-09-05 - 主分类号： G11C16/06 文献下载
摘要：本申请公开了一种FPGA中的可编程逻辑单元，涉及FPGA领域，该可编程逻辑单元以二选一选择器作为基本设计单元，采用COOL的方式利用开关将不同的二选一选择器实现可编程的组合，从而使用任意组合逻辑与寄存器比来实现任意逻辑电路，可以编程配置形成时序电路中的各种核心单元以及常见的各种逻辑功能，功能丰富、性能优异，有利于改善FPGA的功能和性能，且这种本质特性使其在精细粒度上接近基本的ASIC单元，从而允许类似ASIC的基于单元的映射器应用它们所有的优化潜力。
一种 fpga 中的可编程逻辑单元

[发明专利]基于奇偶校验提高FPGA运行可靠性的方法-CN202110953830.6有效
发明人：单悦尔;徐彦峰;季振凯;惠锋 -专利权人： 无锡中微亿芯有限公司
申请日： 2021-08-19 - 公布日： 2023-09-05 - 主分类号： G06F30/343 文献下载
摘要：本发明公开了一种基于奇偶校验提高FPGA运行可靠性的方法，涉及FPGA技术领域，该方法在生成用户设计对应的初始配置码流后，将其处理为逻辑功能不变、但所有配置链具有全偶校验或者全奇校验的基准配置码流，继而再下载到FPGA内，FPGA正常运行用户设计的过程中，其内部控制电路通过校验器即可对存储的配置链进行校验，并在校验出错时由外部的基准配置码流覆盖更新，从而保证内部存储的基准配置码流的准确性，提高FPGA的运行可靠性。
基于奇偶校验提高 fpga 运行可靠性方法

[发明专利]一种低时钟抖动的分数锁相环-CN202310612194.X在审
发明人：陆兆俊;常龙鑫;杨煜;徐玉婷;涂波 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-05-26 - 公布日： 2023-08-22 - 主分类号： H03L7/089 文献下载
摘要：本申请公开了一种低时钟抖动的分数锁相环，涉及分数锁相环技术领域，该分数锁相环中设置流水线转换器对分频时钟信号以相位镜像的方式进行复制并以流水线输出机制输出多路反馈信号分别提供给多路鉴频鉴相器，每一路鉴频鉴相器和电荷泵独立鉴别输入的参考时钟和反馈信号的瞬时相位差，且彼此呈流水线操作方式，错开一个时钟周期进行鉴频鉴相，使得多个瞬时分频比产生的瞬时相位差经过电路转换，可以有效地降低同一时间内因瞬时相位差产生的压控电压波动，从而可以在不改变参考时钟和环路参数的情况下，降低压控电压的波动幅度，减小分数锁相环的抖动，可以满足输出时钟频率分辨率高且输出时钟抖动低的应用场景。
一种时钟抖动分数锁相环

[发明专利]一种具有快速启动特性的锁相环-CN202310610695.4在审
发明人：陆兆俊;涂波;徐玉婷;杨煜 -专利权人： 无锡中微亿芯有限公司
申请日： 2023-05-26 - 公布日： 2023-08-22 - 主分类号： H03L7/113 文献下载
摘要：本申请公开了一种具有快速启动特性的锁相环，涉及锁相环技术领域，该锁相环中设置启动控制电路对环路滤波器的输出电压VCTRL进行调节，使得VCTRL随着电源电压的建立在缓慢充电抬升，当电源网络稳定下来，VCTRL电压即已经被抬升至VDD，在锁相环复位结束启动进入正常工作状态前，通过电荷共享效应，就可以让VCTRL电压变为理想的预设电压值，因此在锁相环启动后，短暂时间的环路反馈就能让锁相环进入锁定状态，在不增大带宽的情况下就能缩短VCTRL电压的调整时间，从而缩短锁相环从启动到锁定的时间，使得锁相环具有快速启动特性，有利于提高芯片的运行效率以及完成低功耗设计。
一种具有快速启动特性锁相环

[发明专利]基于观测硬件电路对比观测FPGA内部信号的方法-CN202110685601.0有效
发明人：单悦尔;井站;范继聪;徐彦峰 -专利权人： 无锡中微亿芯有限公司
申请日： 2021-06-21 - 公布日： 2023-08-18 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种基于观测硬件电路对比观测FPGA内部信号的方法，涉及FPGA技术领域，该方法通过对FPGA芯片进行硬件改进设计并结合相应的软件功能配置共同实现，通过在FPGA芯片内加入单独的观测硬件电路并基于观测硬件电路的布局位置作为对信号的约束条件来生成配置码流，可以在用户电路的运行过程中，使用观测硬件电路而非可编程逻辑资源实现对待观测信号及其对应的参考信号的在线对比观测，从而确定待观测信号的相对行为，以满足相应的观测需要，可以保证稳定实现观测目标。
基于观测硬件电路对比 fpga 内部信号方法

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