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[发明专利]一种控制器的FPGA原型验证方法和系统-CN202310780221.4有效
发明人：侯佳坤;谌彤;乐国庆;夏少峰 -专利权人：芯动微电子科技（珠海）有限公司
申请日： 2023-06-29 - 公布日： 2023-09-12 - 主分类号： G05B23/02 文献下载
摘要：本发明公开了一种控制器的FPGA原型验证方法和系统，其中，方法包括在FPGA上搭载可配置的第一延迟线和第二延迟线，并配置延迟值；控制器根据接收的数据发送指令，将DDR内获取的数据存放在控制器内；外部闪存设备通过第一延迟线的时钟对数据进行采样，并存储；控制器根据接收的数据接收指令，获取响应信号，并通过第二延迟线的时钟对外部闪存设备发送的数据进行采样，并将采样的数据存储在控制器和DDR内；比对DDR发送数据与DDR接收数据的一致性，以实现对所述控制器的本发明实施例通过在FPGA上搭载可配置延迟值的第一延迟线和第二延迟线，从而实现对于芯片内的模拟部分进行模拟。
一种控制器 fpga 原型验证方法系统

[发明专利]延迟锁定环路-CN201280054598.1有效
发明人：维贾伊·B·伦塔拉;斯里纳特·M·拉马斯瓦米;布赖恩·P·金斯伯格;硕恩永;巴赫尔·S·哈龙 -专利权人：德州仪器公司
申请日： 2012-11-14 - 公布日： 2017-09-22 - 主分类号： H03L7/081 文献下载
摘要：延迟锁定环路DLL(312)包含相位/频率检测器PFD(102)、电荷泵(104)及低通滤波器LPF(106)。由具有多个延迟单元的延迟线(404)接收具有第一宽度的第一脉冲。响应于此第一脉冲，由所述延迟线(404)产生多个第二脉冲，其中每一第二脉冲具有小于所述第一宽度的第二宽度。还由所述延迟线产生第一及第二延迟脉冲，且如果所述第二延迟脉冲的上升边缘与所述第一延迟脉冲的下降边缘不对准，那么可接着调整所述延迟线中的每一延迟单元的延迟。
延迟锁定环路

[发明专利]多通道数字脉宽调制器（DPWM）-CN200980143010.8无效
发明人：艾里克·艾奥泽塞夫;艾尔文·鲁思帝格曼;阿布代尔卡里姆·格帝里 -专利权人：爱萨有限公司
申请日： 2009-10-30 - 公布日： 2011-09-21 - 主分类号： H03L7/06 文献下载
摘要：一种多通道数字脉宽调制器(DPWM)可以包括：具有延迟线的单个延迟锁定环，所述延迟线产生多个输出。电路可以使用延迟线屏蔽来对延迟线输出的一部分进行屏蔽，以产生修改的输出，从而防止过早脉宽重置。
通道数字脉宽调制 dpwm

[发明专利]延迟锁相回路装置及其操作方法-CN202010470155.7在审
发明人：奥野晋也 -专利权人：华邦电子股份有限公司
申请日： 2020-05-28 - 公布日： 2021-12-03 - 主分类号： H03L7/06 文献下载
摘要：本发明提供一种延迟锁相回路(delay‑locked loop，DLL)装置以及用于DLL装置的操作方法。DLL装置包括延迟线、复本电路、相位检测器以及延迟控制器。延迟线反应于延迟码对输入时钟进行延迟以提供延迟时钟。复本电路依据延迟时钟产生回馈时钟。相位检测器比较输入时钟以及回馈时钟以产生延迟控制信号。延迟控制器基于控制时钟依据延迟控制信号在第一时间点产生延迟码，延迟复本延迟时间长度以在第二时间点将延迟码提供到延迟线。延迟线在第二时间点调整输入时钟。控制时钟的周期被调整为大于复本延迟时间长度。
延迟回路装置及其操作方法

[发明专利]一种基于光开关的少模光纤延迟线系统-CN202110248856.0在审
发明人：胡贵军;张鹏;张美玲;刘晓 -专利权人：吉林大学
申请日： 2021-03-08 - 公布日： 2021-06-18 - 主分类号： G02B6/42 文献下载
摘要：本发明公开了一种基于光开关的少模光纤延迟线系统，属于通信技术领域，由激光器模、模式复用模块、延迟线模块、模式解复用模块、光电探测模块及数据测量模块组成；其中，激光器的输出端与模式复用模块的输入端口连接，模式复用模块的输出端口与延迟线模块的输入端口连接，延迟线模块输出端口与模式解复用模块的输入端口连接，模式解复用模块的输出端口与数据测量模块连接。本发明所涉及的少模光纤延迟线系统以相邻模式之间的延时迟差作为构成延迟线系统的基础条件，并引入光开关，极大地简化了系统结构。
一种基于开关光纤延迟线系统

[发明专利]裸片上终止架构-CN201880054339.6有效
发明人： K·马组德尔;M-H·贝 -专利权人：美光科技公司
申请日： 2018-06-27 - 公布日： 2021-07-23 - 主分类号： G11C7/10 文献下载
摘要：所述时钟电路(114)包含时钟延迟线(152)和从所述时钟延迟线(152)导出的多个克隆延迟线(158)。所述克隆延迟线(158)中的每一个专用于多个命令类型中的一个命令类型。所述路由管线(100、150)还包含延迟电路(122)，所述延迟电路被配置成利用所述克隆延迟线(158)使所述半导体装置(10)的数据引脚信号移位或使所述半导体装置(10)的数据选通引脚信号移位。
裸片上终止架构

[发明专利]一种具有迟滞功能的时间数字转换电路-CN201510631028.X有效
发明人：彭慧耀 -专利权人：厦门优迅高速芯片有限公司
申请日： 2015-09-29 - 公布日： 2018-02-06 - 主分类号： H03L7/08 文献下载
摘要：本发明提供了一种具有迟滞功能的时间数字转换电路，包括延迟模块，对输入时钟信号进行延迟；其包括第一延迟线DLY1和第二延迟线DLY2；所述第一延迟线中每个延迟模块的延迟时间τ1长于第二延迟线中每个延迟模块的延迟时间τ2；以及一编码模块，包含一与门链、触发器以及迟滞链；所述输入时钟信号和经过第一延迟线DLY1延迟后的时钟信号经过与门相与，若所述与门输出高电平信号，则触发器锁存该高电平信号；同时，所述迟滞链将时钟信号的延迟时间由
一种具有迟滞功能时间数字转换电路

[发明专利]用于产生时钟的方法和装置-CN201910043951.X在审
发明人：金昇辰;李宗祐;赵敏揆;韩秉基 -专利权人：三星电子株式会社
申请日： 2019-01-17 - 公布日： 2019-11-19 - 主分类号： H03L7/081 文献下载
摘要：一种时钟产生装置包括：脉冲发生器，被配置为使用参考时钟信号产生脉冲信号和选择信号；延迟线电路；开关；以及控制器。延迟线电路选择脉冲信号或者延迟路径的输出处的延迟时钟信号的反馈部分作为延迟路径的输入信号，其中，所述选择基于选择信号；以及由此产生延迟时钟信号。开关将第一电压或第二电压切换到延迟线电路以用于延迟线电路进行操作，其中，第一电压还向脉冲发生器供电。第二电压是基于参考时钟信号和延迟时钟信号之间的相位差产生的。控制器基于延迟时钟信号的频率产生开关控制信号。
延迟时钟信号延迟线电路参考时钟信号脉冲发生器选择信号延迟路径控制器开关控制信号时钟产生装置电压切换脉冲信号频率产生选择脉冲输出处相位差反馈供电配置

[发明专利]级联的延迟锁定环路-CN02826081.3有效
发明人：居－国·绢;罗伯特·E·斯滕格尔;弗莱德里克·L·马丁;戴维·E·伯克尔曼 -专利权人：摩托罗拉公司
申请日： 2002-10-23 - 公布日： 2005-04-20 - 主分类号： H03D3/24 文献下载
摘要：本发明涉及级联的延迟锁定环路，在几个实施例中的延迟锁定环频率合成器使用初级延迟线元件(24)和一个或多个次级延迟元件(162，164，270，310)。在一个实施例中，主延迟线(24)用于粗糙地选择频率输出，而次级延迟元件(162，164，270，310)(无源的或有源的)用于增加初级延迟线(24)的分辨率。在无源实施例中，通过选择主延迟线(24)的输出抽头中的分量作为无源次级延迟元件(310)的驱动信号以提供粗糙调节和选择次级延迟元件(310)的输出以提供精细的选择，可以实现粗糙和精细的频率选择。
级联延迟锁定环路

[发明专利]存储高效滑动窗口求和-CN200680002742.1有效
发明人：辛迪·纯·王;向阳·西蒙·许;陈晓楚 -专利权人：马维尔国际贸易有限公司
申请日： 2006-01-19 - 公布日： 2009-10-07 - 主分类号： H04L25/00 文献下载
摘要：一种延迟缓冲器包括接收输入数据并且具有移位信号输入端口的第一移位寄存器(50)。第一移位寄存器响应于移位信号输入端口上的移位信号而右移输入数据。移位信号是基于输入数据的有效位宽而确定的。第一延迟线(56)从第一移位寄存器接收移位后的数据，而与第一延迟线等长的第二延迟线(58)接收移位信号。第二移位寄存器(60)接收来自第一延迟线的输出并且在移位信号输入端口(62)接收第二延迟线的输出。然后第二移位寄存器根据移位信号而左移包含在其中的数据。
存储高效滑动窗口求和

[发明专利]延迟锁相环电路及调整输出时钟信号相位的方法-CN200810224124.2有效
发明人：王磊 -专利权人：北京芯技佳易微电子科技有限公司
申请日： 2008-10-16 - 公布日： 2010-06-09 - 主分类号： H03L7/08 文献下载
摘要：本发明公开了一种延迟锁相环DLL电路及调整输出时钟信号相位的方法，该电路包括基本DLL电路、延迟线二和运算单元，其中，基本DLL电路，用于对输入时钟信号锁定后，发送调整信号给运算单元；运算单元，用于接收延迟控制字和基本DLL电路发送的调整信号，进行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出时钟信号和输入时钟信号的相位差；延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信号进行相位调整本发明提供的电路及方法可以根据所传输数据的采样需要，经过延迟调整锁定输入时钟信号后，输出时钟信号和输入时钟信号的相位差为任意值。
延迟锁相环电路调整输出时钟信号相位方法

[发明专利]基于DLL延迟锁相环的深度信息校正方法以及深度信息校正装置-CN201910147119.4有效
发明人：李力武;徐渊;范东勇;黄志宇 -专利权人：深圳大学
申请日： 2019-02-27 - 公布日： 2023-06-13 - 主分类号： H04N23/55 文献下载
摘要：本申请提供基于DLL延迟锁相环的深度信息校正方法以及深度信息校正装置，深度信息校正方法包括：获取设定级别的延迟线步长的深度值：通过DLL延迟锁相环配置设定级别的延迟线步长，延迟线步长控制激光器输送到片外的调制光产生不同的延迟，相位式TOF图像传感器根据调制光的延迟形成深度图，获取用于校正的深度图的深度值；设置用于深度值校正的查找表：根据不同级别的延迟线步长以及延迟线步长对应的深度图的深度值的关系建立查找表；获取系统测量得到的原始深度值
基于 dll 延迟锁相环深度信息校正方法以及装置

[发明专利]脉宽调制器的集成模拟延迟线-CN201610989520.9有效
发明人： N.阿莱克西奥;F.迪拉歇尔;Y.帕帕纳诺斯;D.泽巴赫尔 -专利权人：英飞凌科技股份有限公司
申请日： 2016-11-10 - 公布日： 2021-07-06 - 主分类号： H03K7/08 文献下载
摘要：本发明涉及脉宽调制器的集成模拟延迟线。一种脉宽调制（PWM）系统包括模拟部件和数字部件。模拟部件在模拟（连续时间）域中利用在模拟信号中细调的调谐操作将偏移（即，时间延迟）引入到在输入处接收的模拟信号。模拟部件包括模拟延迟线，所述模拟延迟线包括多个模拟延迟部件，所述多个模拟延迟部件被配置为基于传输线的模型将时间延迟引入到模拟信号。
脉宽调制集成模拟延迟线

[发明专利]一种解决全数字传感器裕量小的系统及方法-CN202310244026.X在审
发明人：刘亚东;庄志青;胡红明 -专利权人：灿芯半导体（上海）股份有限公司
申请日： 2023-03-14 - 公布日： 2023-07-04 - 主分类号： G06F1/08 文献下载
摘要：本发明公开了一种解决全数字传感器裕量小的系统，属于传感器技术领域，包含DIV模块和多个延迟单元，多个延时单元之间级联构成一个总延迟线，所述总延迟线分为一长一短的两个延迟线，DIV模块的信号输入端连接时钟信号clock，DIV模块的信号输出端连接长延时线的信号输入端，长延时线的信号输出端连接短延迟线；本发明将原来的单周期检测扩展成多周期检测，解决了数字传感器裕量不足，延迟单元延迟不能足够小的问题，从而扩大了数字传感器的使用范围
一种解决数字传感器裕量小系统方法

[发明专利]一种用于FPGA型时间数字转换器的延迟线校准电路-CN202011464080.8在审
发明人：谢生;郭晓东;毛陆虹 -专利权人：天津大学
申请日： 2020-12-11 - 公布日： 2021-03-30 - 主分类号： G04F10/00 文献下载
摘要：本发明公开了一种用于FPGA型时间数字转换器的延迟线校准电路，所述延迟线校准电路由环形振荡器电路、控制电路、CAL_RAM与LUT_RAM存储单元组成；所述环形振荡器电路由复位信号控制起振，用于生成标定用的随机脉冲信号；所述控制电路通过有限状态机控制CAL_RAM和LUT_RAM的读写，完成延迟线的标定和计数值的累加；所述CAL_RAM和LUT_RAM电路通过调用Block RAM IP核实现，在标定状态下，CAL_RAM用于对延迟线中各延迟单元处出现跳变的次数进行存储；在累加状态下，LUT_RAM用于对跳变次数的累加值进行存储。本发明可移植性好、能够快速对延迟线进行在线校准的校准电路，降低温度/电压对延迟线延时的影响，提高了TDC的测量精度。
一种用于 fpga 时间数字转换器延迟线校准电路