[发明专利]一种ADC内比较器延时校正电路、方法及ADC有效
| 申请号： | 201610871262.4 | 申请日： | 2016-09-29 |
| 公开（公告）号： | CN106357268B | 公开（公告）日： | 2019-08-23 |
| 发明（设计）人： | 杨文解;马颖江;李广湘 | 申请（专利权）人： | 珠海格力电器股份有限公司 |
| 主分类号： | H03M1/10 | 分类号： | H03M1/10;H03M1/46 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 王宝筠 |
| 地址： | 519070*** | 国省代码： | 广东;44 |
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| 摘要： | 本申请提供的ADC内比较器延时校正电路，在数据寄存器内设置与锁存器相连的逻辑电路，逻辑电路在当前ADC时钟周期初始的预设时长内，控制锁存器输出预设电平信号；在预设时长之后，锁存器的输出取决于比较器输出。这样，在每个ADC时钟周期的初始阶段都能使相应位的锁存器强制输出与输入信号相同的电平信号，即，保证相应位的锁存器输出为假设的预设电平信号而不受上一时钟周期的比较器输出延时的影响，也即，ADC的下一位转换不受上一位比较结果输出延时的影响，从而保证ADC正常工作。 | ||
| 搜索关键词： | 一种 adc 比较 延时 校正 电路 方法 | ||
【主权项】：
1.一种模数转换器ADC内比较器延时校正电路，所述ADC包括数模转换器DAC、比较器和数据寄存器，所述数据寄存器包括多级锁存器；所述DAC的第一输入端连接所述数据寄存器的输出端，第二输入端输入基准电压信号，输出端连接所述比较器的反相输入端，所述比较器的同相输入端输入待转换电压信号，其特征在于，所述ADC内比较器延时校正电路包括：逻辑电路和时钟产生电路，其中，每级所述锁存器连接一个所述逻辑电路；每个所述逻辑电路的第一输入端连接所述比较器的输出端，所述逻辑电路的第二输入端连接所述时钟产生电路的第一输出端，所述逻辑电路的输出端连接所述逻辑电路同一级的所述锁存器的控制端；所述锁存器的输入端输入预设电平信号，所述锁存器的时钟控制端连接所述时钟产生电路的第二输出端；所述逻辑电路，用于控制所述锁存器在当前ADC时钟周期初始的预设时长内输出预设电平信号，且在所述预设时长之后，控制所述锁存器锁存所述比较器的输出；所述时钟产生电路的输入端输入ADC时钟周期信号，所述第一输出端输出第一时钟信号，所述第二输出端输出第二时钟信号。
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- 本发明公开了一种高速DAC电路及其校准方法，该校准方法包括：闭合校准通路开关，进入校准模式，并向各信号通路输入相同的数字信号；通过校准单元检测电流源开关阵列的输入信号，以任一路输入信号为基准信号，以其他信号通路的输入信号为待校准信号，通过比较和判决，根据不同步的数字信号生成校准信号，发送到对应的可调延时驱动单元；根据校准信号对不同步的数字信号进行延时调整；校准完成后，断开校准通路开关，进入工作模式，通过可调延时驱动单元驱动电流源开关阵列进行数模转换。本发明解决了高速DAC芯片的多路信号时差问题，大大减小了高速DAC电路的输出毛刺，改善了高速DAC电路的动态特性，优化了高速DAC芯片性能。
- 逐次比较型A/D转换装置、摄像装置、内窥镜以及设定方法-201780071817.X
- 平出修三;原田靖也;大泽雅人 - 奥林巴斯株式会社
- 2017-09-06 - 2019-07-05 - H03M1/10
- 提供一种能够防止输出信号的线性发生劣化的逐次比较型A/D转换装置、摄像装置、内窥镜以及设定方法。逐次比较型的A/D转换装置(27)具备：电容电路(402)，其具有用于保持由采样电路(401)进行采样所得到的一对模拟信号的二进制电容；比较电路(403)，其将形成一对电压信号的一方的信号与另一方的信号进行比较；校正电路(404)，其将抵消了比较电路(403)的输入晶体管中的寄生电容后的一对电压信号输出到比较电路(403)；以及控制电路(405)，其通过二分查找法来逐次判定与二进制电容对应的数字信号的各位的值，并使数字信号的各位的值反映到所述参照信号。
- 用于时间交错模数转换器失配校正的方法-201310310386.1
- K.霍瓦金严;P.霍贾布里;M.尤塞菲 - 特克特朗尼克公司
- 2013-07-23 - 2019-07-02 - H03M1/10
- 一种机器实现的方法能够包括通过M个并行时间交错(TI)模数转换器(ADC)信道接收公共输入信号，确定用于校正在M个并行TIADC信道之间带宽失配的多输入多输出有限脉冲响应(FIR)滤波器结构，以及提供包括对应于M个并行TIADC校正的信道的TI数据的公共输出信号。
- 专利分类
