[发明专利]一种CMOS单稳态电路有效
| 申请号： | 200610169725.9 | 申请日： | 2006-12-28 |
| 公开（公告）号： | CN1996751A | 公开（公告）日： | 2007-07-11 |
| 发明（设计）人： | 王晋;乐立鹏;赵宁;蒋敏强 | 申请（专利权）人： | 北京时代民芯科技有限公司 |
| 主分类号： | H03K3/013 | 分类号： | H03K3/013;H03K3/033;H03K3/355 |
| 代理公司： | 中国航天科技专利中心 | 代理人： | 安丽 |
| 地址： | 100076北京*** | 国省代码： | 北京;11 |
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| 摘要： | 一种CMOS单稳态电路，由积分电路、三态电路、三态电路的控制电路以及逻辑输出电路构成，具有输入端、清零端和输出端，三态电路的控制输入由三态控制电路产生，三态控制电路根据积分电路的状态来产生控制信号；三态控制电路采用两个施密特触发器对积分电路的状态进行采样，并根据采样结果经逻辑运算产生三态电路所需的控制信号；同时三态控制电路中的两个施密特触发器产生的输出信号经相关逻辑运算后由逻辑输出电路输出。本发明在三态电路的控制电路中应用了施密特触发器，从而提高了电路的抗干扰能力和可靠性，且具有低功耗、电源电压范围宽、抗干扰能力强，产生的脉宽可调节等优点，可广泛应用于脉冲整形、延时(产生滞后于触发脉冲的输出脉冲)以及定时(产生一定时间宽度的脉冲信号)。 | ||
| 搜索关键词： | 一种 cmos 稳态 电路 | ||
【主权项】：
1、一种CMOS单稳态电路，其特征在于包括：积分电路、三态电路、三态控制电路和逻辑输出电路，具有输入端、清零端和输出端，三态电路的控制输入由三态控制电路产生，三态控制电路根据积分电路的状态来产生控制信号；三态控制电路采用两个施密特触发器对积分电路的状态进行采样，并根据采样结果经逻辑运算产生三态电路所需的控制信号；同时三态控制电路中的两个施密特触发器产生的输出信号经相关逻辑运算后由逻辑输出电路输出。
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- 本公开提供一种时钟接收电路，时钟接收电路包括共模电压调整模块、幅值放大模块和电平转换模块。共模电压调整模块包括n型信号转换单元、高电平n型信号输出端、低电平n型信号输出端、p型信号转换单元、高电平p型信号输出端、低电平p型信号输出端，幅值放大模块包括p型电流源晶体管、n型电流源晶体管、p型晶体管差分对、n型晶体管差分对和偏置控制单元；p型晶体管差分对的两个第二端分别与n型晶体管差分对的两个第一端电连接；n型晶体管差分对的两个第二端与n型电流源晶体管的第一极电连接；电平转换模块用于将幅值放大电路输出的CML电平信号转换为CMOS电平信号。本公开还提供一种电子设备。
- 一种抗辐照的C2MOS触发器电路-202211208502.4
- 习凯;潘小山;谢元禄;季兰龙 - 合肥腾芯微电子有限公司
- 2022-09-30 - 2022-12-30 - H03K3/013
- 本发明公开了一种抗辐照的C2MOS触发器电路，涉及集成电路技术领域，在主级的上拉电路上并联2个PMOS管即M2b、M4b。还在从级的M7上并联1个NMOS管即M7b，且在电路版图结构中，将M3和M7、M7b近距离排布。本发明一方面在电路连接结构上能够提高主级的上拉驱动能力，当CLK＝CLKB＝0，且此时D由1→0，尽管M3受到单粒子打击，但由于主级上拉支路的驱动能力增强，节点X的下降幅度会更低，更倾向于维持高电平，从而避免节点X翻转和输出Q翻转。另一方面在电路版图结构上将M3和M7、M7b近距离排布，当M3受到单粒子打击产生电子空穴对时，电荷共享效应会使得M7和M7b同时吸收电子，产生导通效果，使得输出节点Q的电位下降，有利于输出Q维持0而不发生翻转。
- 低抖动随机时钟产生电路-202211228879.6
- 刘涛;王健安;邓民明;王旭;刘璐;付东兵;张正平;俞宙;陈光炳;吴雪美;周晓丹 - 重庆吉芯科技有限公司
- 2022-10-09 - 2022-12-30 - H03K3/013
- 本发明提供一种低抖动随机时钟产生电路，基于“时钟分频和脉冲产生模块+伪随机数产生模块+状态控制模块+随机时钟输出模块”的结构设计低抖动随机时钟产生电路，基于伪随机数产生模块产生的伪随机数，在状态控制模块中产生状态随着伪随机数而变化的状态控制信号，在随机时钟输出模块中，在随着伪随机数变化的状态控制信号的控制下采用分频脉冲对分频时钟进行随机采样，并采用输入时钟对随机采样的分频时钟进行同步输出，得到随机时钟，前后两次时钟信号分别为相对高速的分频脉冲和作为主时钟的输入时钟，具有占空比稳定和低抖动的特点；低抖动随机时钟产生电路整体为模块化的结构设计，可采用全数字结构实现，具有零静态功耗和高速特点。
- 一种避免毛刺的时钟切换电路结构-202211112870.9
- 闫金 - 中国电子科技集团公司第四十七研究所
- 2022-09-14 - 2022-12-09 - H03K3/013
- 本发明涉及一种避免毛刺的时钟切换电路结构，包括输入选择信号sel、输入时钟信号clk0、clk1、以及时钟输出信号clk_out，时钟切换电路采用时序逻辑电路进行设计，通过选择端sel的信号变换，将时钟clk0或时钟clk1选择到输出端口。有效避免了因使用纯组合逻辑设计时钟切换电路而产生毛刺，减小了时钟线上的毛刺对整个系统的影响。
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