[实用新型]CPU通道无效
| 申请号： | 200420000099.7 | 申请日： | 2004-01-06 |
| 公开（公告）号： | CN2687744Y | 公开（公告）日： | 2005-03-23 |
| 发明（设计）人： | 牟景辉 | 申请（专利权）人： | 港湾网络有限公司 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38 |
| 代理公司： | 北京君尚知识产权代理事务所 | 代理人： | 余长江 |
| 地址： | 100089北京市海*** | 国省代码： | 北京;11 |
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| 摘要： | 本实用新型涉及一种CPU通道，包括RAM，FIFO接口和RAM接口，FIFO接口和RAM接口各有数据线和地址线与RAM相连；还包括计数器，产生RAM访问地址；FIFO空满标志装置，标志FIFO空满状态；端口号，标明当前CPU通道操作归属的业务通道。该具有独特结构的CPU通道，可由多业务通道共享，且结构简单，资源耗费小。可广泛应用于数据通信领域的FPGA/ASIC多业务通道设计。 | ||
| 搜索关键词： | cpu 通道 | ||
【主权项】：
1、一种CPU通道，其特征在于该CPU通道包括RAM，FIFO接口和RAM接口，FIFO接口和RAM接口各有数据线和地址线与RAM相连；还包括计数器，产生RAM访问地址；FIFO空满标志装置，标志FIFO空满状态；端口号，标明当前CPU通道操作归属的业务通道。
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- 本公开涉及用于计算两个区块操作数中的半字节的数量积的系统和方法。在一个示例中，一种装置包括：多个存储控制器、二级(L2)高速缓存存储器以及具有多个核的处理器，核包括用于执行对应于指令的操作的电路，所述操作包括：将第一矩阵的行m的32位元素的八个4位数据元素与第二矩阵的列n的相应32位元素的八个4位数据元素中的相应数据元素相乘，以生成八个乘积；以及将32位结果数据元素存储在第三矩阵的M行中的行m和N列中的列n处，32位结果数据元素要基于针对第一矩阵的行m的K个32位元素中的每个元素生成的八个乘积与对应于第一矩阵的行m和第二矩阵的列n的32位数据元素的累加。
- 一种并行任务的处理方法、装置、终端设备及存储介质-202310730359.3
- 龙罡;蒙剑;雷洪文;叶剑峰 - 浩云科技股份有限公司
- 2023-06-20 - 2023-10-10 - G06F9/38
- 本发明公开了一种并行任务的处理方法、装置、终端设备及存储介质，所述方法，包括：获取待处理业务的所有任务节点及各任务节点的执行顺序；根据所有任务节点的执行顺序提取出可并行执行的任务节点；在可并行执行的任务节点处构建一并发汇聚容器，将可并行执行的各任务节点放入并发汇聚容器中；在检测到待处理任务执行到并发汇聚容器时，控制并发汇聚容器为并发汇聚容器中的各任务节点分配独立线程，以使并发汇聚容器中的各任务节点并行执行；通过实施本发明能提高对待处理业务处理中各可并行任务处理的效率。
- 基于信号量的消息处理方法、设备及存储介质-202310814280.9
- 申世哲 - 中国银行股份有限公司
- 2023-07-04 - 2023-10-10 - G06F9/38
- 本申请提供一种基于信号量的消息处理方法、设备及存储介质，可用于金融领域或其他领域。该方法包括：创建消费端与生产端共享的内存区域，初始化生产信号量、消费信号量和运行信号量；创建并启动多个消息处理线程；控制生产端基于生产信号量和运行信号量，将消息处理线程写入内存区域进行处理；控制消费端基于消费信号量和运行信号量，将消息处理线程从内存区域取出进行处理，基于信号量实现多线程的并发消息任务处理。本申请的方法实现了提高计算机资源利用率的技术效果。
- 专利分类
