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[发明专利]一种降低表面电场的抗辐射VDMOS器件制造方法-CN202310555807.0在审
发明人：徐政;洪根深;谢儒彬;张庆东;徐海铭;廖远宝;唐新宇 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2023-05-17 - 公布日： 2023-10-27 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种降低表面电场的抗辐射VDMOS器件制造方法，属于功率开关器件领域。提供包括衬底、缓冲层和外延层的硅晶圆；在进行JFET注入后，两次推结分别形成第一PWELL结和第二PWELL结；第一PWELL结和第二PWELL结位于所述硅晶圆内部；进行源极注入形成源区，并在硅晶圆表面制作栅氧和多晶；制作接触区、金属层间介质；在硅晶圆的正面制作源极金属、在硅晶圆背面淀积漏极金属。本发明通过二次注入和推结，把栅极下方PWELL与JFET结电场峰值由表面推到体内，提高了器件结构的单粒子烧毁和单粒子栅击穿性能。
一种降低表面电场辐射 vdmos 器件制造方法

[发明专利]一种高电流均匀性VDMOS器件的制造方法-CN202310739767.5在审
发明人：唐新宇;洪根深;谢儒彬;张庆东;徐海铭;廖远宝 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2023-06-21 - 公布日： 2023-10-20 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种高电流均匀性VDMOS器件的制造方法，属于半导体功率器件领域。在外延材料上生长栅氧化层，淀积多晶硅栅；光刻后对多晶硅栅和栅氧化层进行刻蚀，做出合适的图形；进行离子注入并退火形成阱、源极区；在表面依次生长氧化层、淀积氮化硅、TEOS；进行SPACER腐蚀，以氮化硅作为停止层形成侧墙，并将接触孔底部露出的氮化硅腐蚀去除；在表面形成介质层，通过光刻和腐蚀工艺，做源极和阱区的接触孔；溅射金属并利用光刻腐蚀做出源极和栅极引出。本发明利用SPACER腐蚀，形成左右两边对称的侧墙结构，以此来定义接触孔的位置，保证接触孔能对称覆盖两侧的源极区域，避免光刻精度不足引起的接触孔左右偏移，从而优化了VDMOS器件的电流均匀性和可靠性。
一种电流均匀 vdmos 器件制造方法

[发明专利]一种SGT型MOSFET的制造方法-CN202310688194.8在审
发明人：廖远宝;洪根深;谢儒彬;张庆东;徐海铭;徐政;唐新宇 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2023-06-12 - 公布日： 2023-08-01 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种SGT型MOSFET的制造方法，属于半导体功率器件领域。本发明针对SGT性栅源两层多晶采用上下结构的组合方式，SGT型MOSFET器件主要分为两个部分，上半部分为场氧和源极多晶的形成；下半部分为栅氧化层和栅多晶。这两个部分需要用氧化层进行隔离。本发明的方法利用氮化硅侧墙效应，打开源极多晶顶部实现氧化隔离，有效降低导通电阻和栅漏电容，提升器件产品的性能，并且降低工艺成本和工艺难度，制造出高性能SGT型MOSFET产品。
一种 sgt mosfet 制造方法

[发明专利]基于多晶硅化物连线的抗单粒子辐射VDMOS器件制造方法-CN202310598091.2在审
发明人：徐政;吴素贞;洪根深;谢儒彬;张庆东;徐海铭;廖远宝;唐新宇 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2023-05-25 - 公布日： 2023-07-18 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种基于多晶硅化物连线的抗单粒子辐射VDMOS器件制造方法，属于功率开关器件领域。首先提供硅晶圆材料，通过P+注入形成P+低阻；接着在P+低阻表面制作多晶和多晶硅化物，减小多晶硅化物的互连线条宽；然后制作接触孔和硅孔结构；最后在形成硅孔之后实施P++注入，最后制作金属结构。本发明针对抗辐射VDMOS器件的多晶互连线结构做出改进优化，使用多晶硅化物代替多晶，把多晶硅化物互连线条宽减小到多晶互连线条宽的0.1倍，减小了单粒子穿过器件时的硅表面电压，实现VDMOS器件的单粒子加固。
基于多晶硅化物连线粒子辐射 vdmos 器件制造方法

[发明专利]一种抗单粒子辐射VDMOS器件终端的制造方法-CN202310727751.2在审
发明人：徐政;吴素贞;洪根深;谢儒彬;张庆东;徐海铭;廖远宝;唐新宇 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2023-06-20 - 公布日： 2023-07-18 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种抗单粒子辐射VDMOS器件终端的制造方法，属于半导体器件领域，包括如下步骤：提供包括n+硅衬底和n‑外延层的硅晶圆；在n‑外延层中形成P‑场限环；在n‑外延层中形成N‑截止环；在P‑场限环中形成P+收集环；依次淀积SiO2和多晶并进行多晶刻蚀形成多晶场板；再淀积SiO2，刻蚀形成多晶接触孔和硅接触孔；继续刻蚀多晶场板及单晶硅衬底形成硅凹槽；在正面淀积正面金属并进行刻蚀形成金属场板；在n+硅衬底的背面淀积背面金属形成漏极。本发明提高了VDMOS终端场限环收集空穴的能力，实现了终端单粒子加固，可用于航空航天领域电推进系统、电源系统中功率器件的设计与制造，在辐射环境中实现高效电力电子转换。
一种粒子辐射 vdmos 器件终端制造方法

[发明专利]一种应用在激光模拟单粒子的抗辐射MOSFET设计方法-CN202211704952.2在审
发明人：徐海铭;廖远宝;唐新宇;徐政;张庆东;谢儒彬;洪根深 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2022-12-29 - 公布日： 2023-05-12 - 主分类号： H01L29/08 文献下载
摘要：本发明公开一种应用在激光模拟单粒子的抗辐射MOSFET设计方法，属于抗辐射MOSFET领域。在衬底Si上设计两个Pwell体区；分别在两个Pwell体区中制作N+源端；制作多晶控制栅端位于两个Pwell体区之间；在N+源端的两端制作P+体接触端；制作接触孔CT同时覆盖部分N+源端和部分P+体接触端；设计两个金属层，覆盖接触孔CT。本发明进行激光模拟单粒子的抗辐射MOSFET设计后，激光可以直接通过抗辐射MOSFET功率器件上方垂直或任意角度入射，完成激光模拟单粒子实验，更准确的模拟单粒子效应，消除了通过器件下方Si厚外延层或者器件上方厚金属层带来的单粒子效应不准确性。
一种应用激光模拟粒子辐射 mosfet 设计方法

[发明专利]一种易于集成的耗尽型MOSFET器件结构-CN202310167097.4在审
发明人：吴素贞;洪根深;徐政;徐海铭;郑若成;谢儒彬;张庆东 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2023-02-27 - 公布日： 2023-05-09 - 主分类号： H01L29/06 文献下载
摘要：本发明公开一种易于集成的耗尽型MOSFET器件结构，属于MOSFET集成电路制造领域，第一导电型阱区形成于半导体衬底上，第二导电型沟道区形成于第一导电型阱区上；第二导电型沟道区上形成有栅极绝缘膜；在栅极绝缘膜上形成有栅电极；栅电极的两侧分别形成有第二导电型源极区和第二导电型漏极区；第二导电型源极区和第二导电型漏极区的宽度要分别大于第二导电型沟道区，第二导电型沟道区宽度方向上的两侧第一导电型阱区也被栅极绝缘膜覆盖，通过调整栅极绝缘膜所覆盖的第二导电型沟道区的宽度与所覆盖的第一导电型阱区的宽度比，调整耗尽型MOSFET的开态饱和特性和关态漏电特性。本发明与常规增强型MOSFET兼容、工艺流程简单，能够提高耗尽型MOSFET器件的可集成性。
一种易于集成耗尽 mosfet 器件结构

[发明专利]一种抗辐射加固的SOI CMOS总剂量辐射性能评估方法-CN202010237857.0有效
发明人：吴建伟;洪根深;于宗光;顾祥;谢儒彬 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2020-03-30 - 公布日： 2023-01-31 - 主分类号： G01R31/26 文献下载
摘要：本申请涉及一种抗辐射加固的SOI CMOS总剂量辐射性能评估方法，属于器件测试技术领域，方法包括：对于总剂量加固的SOI CMOS，漏极采用第一电压，源极、体极和前栅电极采用0V；将衬底subsrtate作为背栅，采用‑Vn～+Vn～‑Vn方向逐步扫描，获取正负向扫描过程中背栅的电流电压测试曲线；获取总剂量辐射时，辐射前后的背栅的电流电压测试曲线；根据正负向扫描过程中背栅的电流电压测试曲线，辐射前后的背栅的电流电压测试曲线以及预设对应关系，确定SOI CMOS的抗总剂量辐射性能。避免了现有技术中使用Co60伽马或者X‑Ray辐射试验时对所需器件进行封装，所需的费用和时间较多的问题。
一种辐射加固 soi cmos 剂量性能评估方法

[发明专利]一种高温SOI器件中金属互联的制作方法-CN202211150532.4在审
发明人：李金航;纪旭明;赵晓松;张庆东;谢儒彬;郑良晨;顾祥;洪根深 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2022-09-21 - 公布日： 2022-12-02 - 主分类号： H01L21/768 文献下载
摘要：本发明公开一种高温SOI器件中金属互联的制作方法，属于半导体工艺领域。在待加工器件的表面依次生长刻蚀停止层和金属间介质层；涂覆光刻胶层，刻蚀形成金属开孔区；在表面淀积金属互联层，金属互联层由阻挡层和钨金属层组成；研磨金属互联层至露出金属间介质层，在表面淀积钝化层；在钝化层上方涂覆光刻胶层，刻蚀制作引线区。本发明针对性开发了高温钨金属互联工艺，使得本发明的标准电迁移测试结构在高温下的寿命为传统铝工艺的数倍，提升了器件可靠性与使用寿命；通过刻蚀金属间介质层、淀积金属实现倒梯形金属互联结构，能够与0.15um高温SOI CMOS前端工艺技术兼容，不需要更改前端器件工艺设计，降低了工艺开发成本。
一种高温 soi 器件金属制作方法

[发明专利]一种硅基雪崩光电二极管的抗辐照加固方法-CN202211030140.4有效
发明人：葛超洋;谢儒彬;吴建伟;杨强 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2022-08-26 - 公布日： 2022-11-15 - 主分类号： H01L31/18 文献下载
摘要：本发明公开一种硅基雪崩光电二极管的抗辐照加固方法，属于半导体光电探测器领域。N型收集环及加固注入区为用于抗辐照的结构，N型收集环用于收集器件外围区域的电流，防止对有效的倍增信号产生干扰；通过在器件外围区域的场氧下方引入一道P型加固注入区，防止该弱P型区域在辐照条件下反型成N型形成漏电流通道，即阻止该区域反型造成N型结截止扩展环、N型收集环与电通道截止环之间的漏电。另外，也保证了雪崩击穿总是发生在器件中心位置的P型雪崩区中。该方法降低了硅基雪崩光电二极管辐照后的暗电流，提高了硅基雪崩光电二极管的抗辐照能力。
一种雪崩光电二极管辐照加固方法

[发明专利]用于薄外延工艺ESD保护的GGNMOS器件制备工艺及GGNMOS器件-CN202010244324.5有效
发明人： 谢儒彬;吴建伟;彭宏伟 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2020-03-31 - 公布日： 2022-08-12 - 主分类号： H01L21/8234 文献下载
摘要：本发明公开一种用于薄外延工艺ESD保护的GGNMOS器件制备工艺及GGNMOS器件，属于超大规模集成电路静电放电保护技术领域。本发明通过P型ESD注入，有效降低GGNMOS器件的触发电压，通过引入深N阱层提升GGNMOS器件体区电阻值，解决了薄外延工艺中GGNMOS器件触发不均匀的问题；同时深N阱层与P阱区域、N+重掺杂区域形成纵向NPN管，增加电流泄放通道。本发明的GGNMOS器件制备方法与现有薄外延工艺相兼容，以最小成本提升电路的抗ESD性能。
用于外延工艺 esd 保护 ggnmos 器件制备

[发明专利]一种基于抗辐射SOI工艺的GGNMOS ESD保护器件结构-CN202110601665.8有效
发明人：顾祥;贺琪;张庆东;谢儒彬;吴建伟 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2021-05-31 - 公布日： 2022-08-02 - 主分类号： H01L23/60 文献下载
摘要：本发明公开一种基于抗辐射SOI工艺的GGNMOSESD保护器件结构，属于半导体集成电路领域。本发明将N型源漏注入层次缩至有源区TO层里面，工艺上通过光刻来实现，这样的设计可以有效解决抗辐射加固注入工艺导致的保护器件击穿电压不稳定，抗ESD能力降低的问题；经TLP测试评价，加固工艺原始结构在0.5A以下，新型结构在2.5A以上。
一种基于辐射 soi 工艺 ggnmos esd 保护器件结构

[发明专利]一种抗辐射高压ESD半导体器件-CN202110279594.4有效
发明人：李燕妃;朱少立;王蕾;谢儒彬;顾祥;吴建伟;洪根深;贺琪 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2021-03-16 - 公布日： 2022-08-02 - 主分类号： H01L27/02 文献下载
摘要：本发明公开一种抗辐射高压ESD半导体器件，属于半导体技术领域。本发明在P型阱区和N型阱区的上表面引入P型漂移区，P型漂移区与N型阱区之间的耐压决定了ESD器件的触发电压，该耐压与PMOS器件的击穿结构一致，因此电路工作中将保护内部器件，避免发生ESD损伤。在P型阱区的表面引入P型第一重掺杂区，增加了寄生三极管NPN器件的基区浓度，降低基区输运系数，避免单粒子辐射情况下，高压ESD器件提前开启，从而提高器件的抗单粒子闩锁能力，同时还提高了器件的维持电压。埋氧化层上面的P型埋层降低了寄生NPN三极管发射结并联电阻，提高寄生NPN三极管的开启门限，从而进一步提高ESD器件的抗单粒子闩锁能力。
一种辐射高压 esd 半导体器件

[发明专利]一种集成抗辐射高压SOI器件及其制造方法-CN202110294943.X有效
发明人：李燕妃;孙家林;朱少立;谢儒彬;顾祥;吴建伟;洪根深;贺琪 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2021-03-19 - 公布日： 2022-08-02 - 主分类号： H01L29/06 文献下载
摘要：本发明公开一种集成抗辐射高压SOI器件及其制造方法，属于半导体领域。在高压PMOS器件和高压ESD器件中同时形成第三P型掺杂区，高压ESD器件的触发电压由第三P型掺杂区和N型外延层的结击穿决定，根据电路的工作电压，可以进行该结击穿设计。集成的高压ESD器件，在第二P型掺杂区的表面引入第三P型掺杂区，增加了寄生三极管NPN器件的基区浓度，降低基区输运系数，避免单粒子辐射情况下，高压ESD器件提前开启，从而提高器件的抗单粒子闩锁能力，同时还提高了器件的维持电压。埋氧化层上面的第一P型掺杂区降低了寄生NPN三极管发射结并联电阻，提高寄生NPN三极管的开启门限，从而进一步提高ESD器件的抗单粒子闩锁能力。
一种集成辐射高压 soi 器件及其制造方法

[发明专利]抗单粒子失效的高压增强型GaN功率HEMT器件的制作方法-CN202010312078.2有效
发明人：吴素贞;徐政;徐海铭;洪根深;赵文彬;吴建伟;谢儒彬 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2020-04-20 - 公布日： 2022-08-02 - 主分类号： H01L21/335 文献下载
摘要：本发明公开一种抗单粒子失效的高压增强型GaN功率HEMT器件的制作方法，属于功率开关器件技术领域。提供外延基片，在所述外延基片上形成AlN成核层和GaN缓冲层；在所述GaN缓冲层上制作选区背势垒埋层；继续外延生长非掺杂GaN沟道层、AlxGa1‑xN势垒层和p型GaN:Mg层；其中x为15％～25％；刻蚀掉栅极区域以外的p型GaN:Mg层，形成栅极区域；在表面淀积SiN；进行源/漏极金属淀积并光刻定义源/漏极，进行栅极金属淀积并光刻定义栅极；完成金属互连工艺。通过去除栅极区域下方的背势垒层，可以减轻单粒子引起的空穴在栅极区域下方的积累，提高增强型p型栅GaN HEMT器件的抗单粒子失效能力，特别是对于＞200V的高电压等级器件。
粒子失效高压增强 gan 功率 hemt 器件制作方法

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