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[发明专利]低压参考电路-CN201210070863.7有效
发明人： A·莱特奈库玛;Q·向;S·曼札特;J·刘 -专利权人： 阿尔特拉公司
申请日： 2012-03-16 - 公布日： 2012-09-26 - 主分类号： G05F1/56 文献下载
摘要：本发明涉及一种低压参考电路，其可具有一对半导体器件。每个半导体器件可具有n-型半导体区域、n-型半导体区域中的n+区域、金属栅极、和位于所述金属栅极和n-型半导体区域之间的栅极绝缘体，载流子在所述金属栅极和n-型半导体区域之间隧穿。金属栅极可具有的功函数与p-多晶硅的功函数匹配。栅极绝缘体具有的厚度可小于约25埃。金属栅极可形成半导体器件的第一端子，而n+区域和n-型半导体区域可形成半导体器件的第二端子。第二端子可耦合到地。偏压电路可使用第一端子供应不同电流到半导体器件，并可提供数值小于一伏特的相应参考输出电压。
低压参考电路

[发明专利]用于提供减少的占空比失真的技术-CN201080055483.5有效
发明人： P·纳加拉简;种燕;宋家康;J·黄 -专利权人： 阿尔特拉公司
申请日： 2010-12-15 - 公布日： 2012-09-26 - 主分类号： H03L7/081 文献下载
摘要：反馈环电路包括相位检测器和延迟电路。相位检测器基于延迟的周期信号生成输出信号。延迟电路耦合在使延迟的周期信号延迟的延迟链中。每个延迟电路包括可变延迟块和固定延迟块，二者耦合为形成用于输入信号通过延迟电路以生成延迟的输出信号的至少两个延迟路径。延迟电路中的可变延迟块的延迟基于相位检测器的输出信号而变化。在反馈环电路的操作期间，每个延迟电路基于相位检测器的输出信号，将输入信号重新路由通过延迟路径中的不同路径以生成延迟的输出信号。可变延迟块和固定延迟块中的每个将接收信号反相以生成反相信号。
用于提供减少失真技术

[发明专利]包括I/O堆叠的系统以及用于制造此类系统的方法-CN201210132555.2有效
发明人：林翠佩;J·普洛夫斯基;陈意良;张德忠 -专利权人： 阿尔特拉公司
申请日： 2012-03-09 - 公布日： 2012-09-19 - 主分类号： H03K19/177 文献下载
摘要：本发明涉及包括I/O堆叠的系统以及用于制造此类系统的方法。描述了包括输入/输出(I/O)堆叠的系统以及制造此系统的方法。在一个实施中，该方法包括堆叠包括I/O元件和排除逻辑元件的I/O管芯。同样在一个实施中，该方法还包括关于该I/O管芯堆叠集成电路管芯。该集成电路包括逻辑元件并且排除I/O元件。该I/O管芯与该集成电路管芯的分离提供了各种益处，诸如每个管芯的独立开发，以及相比于传统管芯在I/O管芯的I/O衬底上更多的用于I/O元件的空间。空间的增加允许集成电路管芯的新工艺代，其中增加数量的逻辑元件配合在集成电路管芯的衬底上的相同表面面积内。
包括堆叠系统以及用于制造方法

[发明专利]防止出现故障时可编程芯片上部件之间的信息泄漏-CN201080054798.8有效
发明人： D·S·戈德曼;M·鲍尔吉奥特 -专利权人： 阿尔特拉公司
申请日： 2010-12-03 - 公布日： 2012-09-05 - 主分类号： G06F15/16 文献下载
摘要：提供方案以防止在诸如现场可编程门阵列(FPGA)之类的可编程芯片上实现的部件之间的信息泄漏。自动化布线算法对于以来自用户的最小输入增强安全限定而同时提供有效利用器件是有效的。识别并且锁定信号的可兼容集合，并且产生布线资源的保留。重新布线剩余的信号直至满足所有信号约束。可以通过自动化布线方案的迭代而实施具有一个或多个安全级别以及一个或多个安全区域的特定的安全约束。
防止出现故障可编程芯片部件之间信息泄漏

[发明专利]用于亚稳态速稳的存储电路的设备及相关方法-CN201080043269.8在审
发明人： B·佩德森;S·乔卡琳格姆 -专利权人： 阿尔特拉公司
申请日： 2010-09-28 - 公布日： 2012-08-15 - 主分类号： G06F9/305 文献下载
摘要：一种亚稳态速稳存储电路包括至少一个反相电路。该反相电路具有逻辑输入。该反相电路的逻辑输入被分为一对物理输入。
用于亚稳态存储电路设备相关方法

[发明专利]动态相位校准方法和装置-CN201210023025.4有效
发明人：理查德·张元祥;格里高里·斯塔 -专利权人： 阿尔特拉公司
申请日： 2005-05-18 - 公布日： 2012-07-18 - 主分类号： H03L7/081 文献下载
摘要：动态相位校准电路，从多个相位分布的备选时钟信号中选取一个当前最适用于串行数据信号采样的定时控制，以从中恢复数据。电路从备选时钟信号中选取两个相位邻近的信号，这两个信号是两个用于最后选择的最佳的备选信号。电路从这两个最好的备选信号中最后选择一个较好的，从而避免在这两个最佳备选信号间徒劳无益地来回切换。
动态相位校准方法装置

[发明专利]用于执行硬件辅助布局的方法和装置-CN201080050733.6有效
发明人： J·C·范迪肯 -专利权人： 阿尔特拉公司
申请日： 2010-11-10 - 公布日： 2012-07-18 - 主分类号： G06F17/50 文献下载
摘要：公开了一种用于设计在目标器件上的系统的方法。基于准则，系统中的第一多个部件被指派成由计算机辅助设计(CAD)工具进行布局。基于所述准则，系统中的第二多个部件被指派成由硬件布局单元进行布局。使用来自CAD工具和硬件布局单元的布局结果来生成针对在目标器件上的系统的布局方案。还描述并且要求保护其他的实施例。
用于执行硬件辅助布局方法装置

[发明专利]可配置的多栅开关电路系统-CN201080046300.3有效
发明人： D·刘易斯 -专利权人： 阿尔特拉公司
申请日： 2010-10-15 - 公布日： 2012-07-11 - 主分类号： H01H59/00 文献下载
摘要：提供带有可配置的多栅开关电路系统的集成电路。开关电路系统可包括开关控制电路系统和多栅开关阵列。每个多栅开关可具有第一和第二端子、第一和第二栅极以及金属桥。金属桥连接到第一端子。金属桥可在栅极之上延伸且在断开状态时可悬浮在第二端子上。金属桥可具有尖端，在导通状态时，其向下弯曲以和第二端子物理接触。开关控制电路系统可提供行和列控制信号以加载所需要的开关状态到开关阵列中。开关阵列可被分割成形成多路复用器的开关组。多路复用器可用于如可编程逻辑器件电路的可编程电路中。
配置开关电路系统

[发明专利]接合和探针焊盘分布以及封装结构-CN201080045527.6有效
发明人： W·Y·哈塔 -专利权人： 阿尔特拉公司
申请日： 2010-07-23 - 公布日： 2012-07-11 - 主分类号： H01L21/60 文献下载
摘要：本发明提供一种集成电路(IC)，其包括布置在IC表面上的多个接合焊盘和布置在IC表面上的多个探针焊盘。多个探针焊盘的每个与相应接合焊盘电通信。多个探针焊盘跨表面线性配置。在一个实施例中，探针焊盘沿在管芯表面的相反顶点之间限定的管芯的表面对角布置。在另一个实施例中，在表面上提供多行线性布置的探针焊盘。另外提供集成电路的封装结构。该结构包括印刷电路板和布置在印刷电路板上的封装基片。第一集成电路布置在封装基片的第一表面上。封装基片能够支持第二集成电路。第二集成电路与布置在封装基片的第一表面上的多个焊盘电通信。该多个焊盘的每个与印刷电路板电通信而不与第一集成电路电通信。
接合探针分布以及封装结构

[发明专利]具有非均匀介电层厚度的IC封装-CN201080046179.4有效
发明人： X·姜;H·史;H·刘;Y·谢 -专利权人： 阿尔特拉公司
申请日： 2010-10-08 - 公布日： 2012-07-04 - 主分类号： H01L23/12 文献下载
摘要：本发明公开了一种具有非均匀介电层的集成电路(IC)封装衬底。该IC封装衬底是介电层和金属层交替堆叠的多层封装衬底。封装衬底中的介电层具有不同的厚度。金属层可以是接地层、信号层或电源层。在封装衬底中较厚的介电层被放置在信号层和电源层之间。该较厚的介电层可以是封装衬底中的其他介电层的至少两倍厚。该较厚的介电层可以在封装衬底中提供较好的阻抗控制。
具有均匀介电层厚度 ic 封装

[发明专利]多信道高速收发机电路中的通道对通道时滞减少-CN201210012155.8有效
发明人： S·Y·舒马拉耶夫 -专利权人： 阿尔特拉公司
申请日： 2006-08-17 - 公布日： 2012-06-27 - 主分类号： H04L25/14 文献下载
摘要：可控制延迟电路被包括在多信道高速串行发射机和/或接收机电路的每一个信道中，以补偿或者至少帮助补偿在各种信道之间的可能时滞(不同的信号传播时间)。在使用CDR电路的系统中，所述延迟电路可以是被一个从所述CDR电路中获得的信号至少部分控制的，以使得由所述延迟电路引起的延迟量至少部分的响应于被所述CDR电路检测到的数据速率的变化。
信道高速收发机电中的通道减少

[发明专利]用于连续时间电路的偏移消除-CN201110400674.7有效
发明人： S·那拉杨;X·苏;S·苏马拉耶夫 -专利权人： 阿尔特拉公司
申请日： 2011-11-24 - 公布日： 2012-05-30 - 主分类号： H03F1/30 文献下载
摘要：本发明涉及配置有偏移消除环路的连续时间电路。该连续时间电路包括多级放大器链和偏移消除环路，该放大器链包括第一级放大器级和末级放大器级。该偏移消除环路被配置为接收末级放大器级的输出，并且将偏移校正电压信号提供到第一级放大器级。偏移补偿环路生成一个主极点和单个重要的寄生极点，以便具有更好的稳定性，并且可以在较高频率处响应于幅值有利地实现二阶跌落。本发明也公开了其他实施例、方面和特征。
用于连续时间电路偏移消除

[发明专利]嵌入式数字IP条芯片-CN201080030078.8有效
发明人： C·沃特曼;C·H·李;R·G·克利夫 -专利权人： 阿尔特拉公司
申请日： 2010-04-02 - 公布日： 2012-05-16 - 主分类号： G11C7/00 文献下载
摘要：提供了一种集成电路。该IC包括具有可编程逻辑单元阵列的第一区域。IC还包括并入IC中的并且与第一区域通信的第二区域。第二区域包括标准逻辑单元和基本单元。在一个实施例中，标准逻辑单元被装配或互联从而容纳已知协议。基本单元包括可配置逻辑从而适应由基本单元支持的新兴通信协议的修改。在一个实施例中，第二区域能够被嵌入到第一区域中。在另一个实施例中，围绕第一区域的周界定义第二区域。可配置逻辑可以包括具有金属掩模可编程互联的混合逻辑元件，以便随着新兴通信协议演变和修改，IC能够被修改从而提供协议中的变化。在另一个实施例中，通过以特定应用空间为目标的全新功能代替初始功能，通用设备能够被定制，例如，用40G/100G以太网和Interlaken(用于有线线路的应用)代替初始功能例如PCI Express(用于基于计算的应用)。还提供了设计集成电路的方法。
嵌入式数字 ip 芯片

[发明专利]在电路的模块之间具有可选使用、专用连接的模块化数字信号处理电路-CN201080019822.4有效
发明人： K·施特赖歇尔;M·兰哈默;林以雯;W-B·梁;D·刘易斯;V·莫尔;H·Y·吕;S·S·德米尔索伊;H·尹 -专利权人： 阿尔特拉公司
申请日： 2010-03-03 - 公布日： 2012-04-18 - 主分类号： G06F7/53 文献下载
摘要：本发明提供一种数字信号处理(“DSP”)电路块，这些电路块能够更易于一起工作，从而如果期望的话，执行更大的(例如更复杂和/或算术精度更高的)DSP运算。这些DSP块也可以包括这样的冗余电路，其有助于将多个这种该块结合在一起，尽管不能使用有些块(例如由于电路缺陷)。可以在DSP块中的不同点包括脉动寄存器，从而有助于使用这些块实现脉动形式的、有限冲击响应(“FIR”)数字滤波器。
电路模块之间具有可选使用专用连接模块化数字信号处理

[发明专利]具有软错误紊乱免疫的易失性存储器元件-CN201080020510.5有效
发明人： B·B·皮德森 -专利权人： 阿尔特拉公司
申请日： 2010-01-19 - 公布日： 2012-04-18 - 主分类号： G11C7/00 文献下载
摘要：本发明提供一种存储器元件，其即使承受高能原子微粒冲击也呈现对软错误紊乱事件的免疫。存储器元件可以均具有10个晶体管，包括2个地址晶体管和相互连接以形成双态元件的4个晶体管对。诸如真实清除线和补偿清除线的清除线可以引导到与特定晶体管对相关联的正供电端子和接地供电端子。在清除操作期间，可使用清除线对晶体管对中的一些或者全部选择性地断电。这就帮助清除操作，其中通过地址晶体管驱动逻辑零值并且减少交叉流涌动。
具有错误紊乱免疫易失性存储器元件