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[发明专利]用于实施卷积神经网络加速器上的层的方法和装置-CN201610878617.2有效
发明人： U·艾多纳特;G·R·赵;A·C·凌 -专利权人： 阿尔特拉公司
申请日： 2016-10-08 - 公布日： 2023-09-29 - 主分类号： G06F30/30 文献下载
摘要：提供用于实施卷积神经网络加速器上的层的方法和装置。用于在目标上实施卷积神经网络(CNN)加速器的方法包括利用一个或者多个处理元件实施标准卷积层。修改CNN加速器的配置以改变CNN加速器上的部件之间的数据流。响应于数据流的改变，利用一个或者多个处理元件实施完全连接层。
用于实施卷积神经网络加速器方法装置

[发明专利]FPGA的动态参数操作-CN201780012033.X有效
发明人： V·贝茨;S·赵;I·A·易卜拉欣;O·特雷斯卡塞斯 -专利权人： 阿尔特拉公司
申请日： 2017-02-10 - 公布日： 2023-09-05 - 主分类号： G06F30/34 文献下载
摘要：用于操作可编程逻辑构造(16)的方法和系统包括动态参数缩放控制器(22)，动态参数缩放控制器(22)通过在使用用于可编程逻辑构造(16)的校准配置的校准模式期间循环通过多个操作条件的同时维持操作参数，来跟踪在多个操作条件下起作用的操作参数。该动态参数缩放控制器(22)还在校准表中存储用于操作参数的一个或多个功能性值。该动态参数缩放控制器(22)还使用用于操作参数的动态值来操作使用设计配置的可编程逻辑构造(16)，该操作参数是至少部分基于多个操作条件的。
fpga 动态参数操作

[发明专利]双精度浮点运算-CN201780033933.2有效
发明人： T·S·柴可夫斯基 -专利权人： 阿尔特拉公司
申请日： 2017-05-26 - 公布日： 2023-09-05 - 主分类号： G06F7/57 文献下载
摘要：用于将单精度浮点运算数字信号处理(DSP)块(50)结合使用以执行双精度浮点数运算(20)的系统和方法。
精度浮点运算

[发明专利]灵活的物理功能和虚拟功能映射-CN202010004047.0有效
发明人：张芥凡;A·H·瑞比;A·陈;M·J·路易斯 -专利权人： 阿尔特拉公司
申请日： 2016-04-26 - 公布日： 2023-08-29 - 主分类号： G06F9/455 文献下载
摘要：本申请的题目是“灵活的物理功能和虚拟功能映射”。本发明公开了灵活的物理功能和虚拟功能映射。技术和机构提供了在包括虚拟机的环境中用于物理功能和虚拟功能之间的灵活映射。
灵活物理功能虚拟映射

[发明专利]可变精密浮点加法器和减法器-CN202310609507.6在审
发明人： M·朗哈默尔 -专利权人： 阿尔特拉公司
申请日： 2017-08-18 - 公布日： 2023-08-18 - 主分类号： G06F5/01 文献下载
摘要：集成电路可以包括支持可变精度的浮点加法器。浮点加法器可以接收要相加的第一和第二输入，其中，第一和第二输入每个都具有尾数和指数。取决于指数的差以及正在执行加法还是减法，可以使用双路径浮点加法器架构将尾数和指数值分成近路径和远路径。尾数值可以是左对齐的，而粘接位是右对齐的。最大尾数的硬件可用于支持较小尾数的计算，而不使用额外的算法结构，仅具有一些多路复用和解码逻辑。
可变精密浮点加法器减法

[发明专利]用于信号处理的混合架构-CN201910412119.2有效
发明人： S·佩里;M·朗哈默;R·梅登 -专利权人： 阿尔特拉公司
申请日： 2014-09-22 - 公布日： 2023-08-11 - 主分类号： H03K19/1776 文献下载
摘要：本公开的实施例涉及可编程集成电路设备和可编程逻辑系统。本公开的实施例涉及配置可编程集成电路的系统和方法。信号处理加速器(SPA)阵列包括在可编程集成电路中。SPA阵列与现场可编程门阵列(FPGA)分离，并且SPA阵列被配置为接收来自FPGA的输入数据并且可编程为至少对输入数据执行滤波功能以获得输出数据。
用于信号处理混合架构

[发明专利]可编程中介层电路系统-CN201910235573.5有效
发明人： M·D·哈顿;R·A·格雷尼尔 -专利权人： 阿尔特拉公司
申请日： 2014-03-14 - 公布日： 2023-08-08 - 主分类号： H01L23/538 文献下载
摘要：本发明涉及可编程中介层电路系统。提供包括可编程中介层的多芯片封装件。多个集成电路可以安装在中介层上。有源电路系统也可以嵌入到中介层器件中以帮助基于协议的通信、调试、以及其他所期望的电路操作。中介层器件可以包括可编程互联路由电路系统，其主要用于提供多芯片封装件内的不同电路的路由。设计工具可被用以设计中介层器件。所述设计工具可以包括标准芯片封装库，其中，当设计必须与各种中介层上的集成电路通信的中介层器件时，能够从所述标准芯片封装库中选择标准接口模板。通过使器件系列能够与给定中介层结合，标准芯片封装的使用可以简化中介层的设计。
可编程中介电路系统

[发明专利]具有脉冲密度信号处理功能的反馈控制系统-CN201710463483.2有效
发明人： B·P·杰普森 -专利权人： 阿尔特拉公司
申请日： 2017-06-19 - 公布日： 2023-08-08 - 主分类号： H03K3/013 文献下载
摘要：一种反馈控制系统可以包括用于使用脉冲密度信号控制工厂的反馈控制器。反馈控制器可以包括脉冲密度信号生成器和控制器逻辑。脉冲密度信号生成器可以接收输入命令信号并生成有符号或无符号脉冲密度输入信号。控制器逻辑可以接收来自脉冲密度信号生成器的脉冲密度输入信号以及来自工厂的反馈脉冲密度信号，且可以生成用于基于输入命令信号控制工厂的相应的脉冲密度控制信号。控制器逻辑可以包括符号改变逻辑、加法电路、以及可选的放大器电路。脉冲密度信号生成器还可以包括用于确保脉冲密度输入信号和反馈脉冲密度信号不相关的速率转换电路。
具有脉冲密度信号处理功能反馈控制系统

[发明专利]用于网络功能虚拟平台的多层服务质量(QoS)-CN201911225941.4有效
发明人：张芥凡;A·库格尔;A·陈;M·J·路易斯;A·H·瑞比 -专利权人： 阿尔特拉公司
申请日： 2016-05-13 - 公布日： 2023-07-04 - 主分类号： G06F9/455 文献下载
摘要：本申请公开用于网络功能虚拟平台的多层服务质量(QoS)，提供用于网络功能虚拟化(NFV)的虚拟化平台。虚拟化平台可包括耦合至加速协处理器的主处理器。加速协处理器可为可重新配置的集成电路，以帮助提供改进的NFV的灵活性和敏捷性。在NFV平台处的流量可由分布式服务质量(QoS)管理器控制。分布式QoS管理器可包括多个QoS模块，多个QoS模块中的每个用于独立于其相关联的组件或接口而执行优先级排队。例如，NFV平台可包括用于在多个虚拟机之间仲裁的第一QoS模块、用于针对在外部网络端口处接收的数据包执行优先级排队的第二QoS模块、用于对在协处理器外部存储器接口处的存储器访问之间仲裁的第三QoS模块、用于对在多个硬件加速片之间访问仲裁的第四QoS模块等。
用于网络功能虚拟平台多层服务质量 qos

[发明专利]用于储存于集成电路上的认证固件的系统和方法-CN201780045667.5有效
发明人： B·B·佩德森 -专利权人： 阿尔特拉公司
申请日： 2017-07-20 - 公布日： 2023-06-23 - 主分类号： G06F21/78 文献下载
摘要：本发明公开了一种对储存在集成电路中的数据进行认证的方法。该方法包含：在集成电路中储存随机化数据，使得随机化数据占据存储器电路的未由储存数据占据的每一个地址空间。该方法还包含：响应于对储存数据与随机化数据的第一副本的级联的认证，使用集成电路来生成第一数字签名。该方法还包含：响应于使用计算机实现的认证应对储存数据的制造者提供的副本与随机化数据的第二副本的级联的认证，生成第二数字签名；以及根据第一签名与第二签名是否匹配来对储存在集成电路中的数据进行认证。
用于储存集成电路认证系统方法

[发明专利]可变精密浮点加法器和减法器-CN201780051029.4有效
发明人： M·朗哈默尔 -专利权人： 阿尔特拉公司
申请日： 2017-08-18 - 公布日： 2023-06-20 - 主分类号： G06F7/485 文献下载
摘要：集成电路可以包括支持可变精度的浮点加法器。浮点加法器可以接收要相加的第一和第二输入，其中，第一和第二输入每个都具有尾数和指数。取决于指数的差以及正在执行加法还是减法，可以使用双路径浮点加法器架构将尾数和指数值分成近路径和远路径。尾数值可以是左对齐的，而粘接位是右对齐的。最大尾数的硬件可用于支持较小尾数的计算，而不使用额外的算法结构，仅具有一些多路复用和解码逻辑。
可变精密浮点加法器减法

[发明专利]具有用于执行浮点快速傅立叶变换和复数乘法的专用处理块的集成电路-CN202211206079.4在审
发明人： M.朗哈默 -专利权人： 阿尔特拉公司
申请日： 2017-08-29 - 公布日： 2023-03-07 - 主分类号： G06F7/48 文献下载
摘要：本发明的主题是“具有用于执行浮点快速傅立叶变换和复数乘法的专用处理块的集成电路”。提供了具有专用处理块的集成电路。专用处理块可以包括一个实数加法阶段和一个实数乘法器阶段。乘法器阶段可以同时将其输出馈送到加法阶段并且直接馈送到邻近的专用处理块。加法阶段还可以并行产生和与差输出。四个这样的专用处理块的群可以被连接成链以实现基数‑2快速傅立叶变换（FFT）蝶形。多个基数‑2蝶形可以被堆叠以形成还要更高阶基数的蝶形。如果期望的话，专用处理块还可以用于实现复数乘法运算。可以将三个或四个专用处理块链接在一起，并且与专用处理块之外的一个或多个加法器一道，能生成复数乘积的实和虚部。
具有用于执行浮点快速傅立叶变换复数乘法专用处理集成电路

[发明专利]具有用于执行浮点快速傅立叶变换和复数乘法的专用处理块的集成电路-CN201780059761.6有效
发明人： M.朗哈默 -专利权人： 阿尔特拉公司
申请日： 2017-08-29 - 公布日： 2023-02-17 - 主分类号： G06F7/48 文献下载
摘要：提供了具有专用处理块的集成电路。专用处理块可以包括一个实数加法阶段和一个实数乘法器阶段。乘法器阶段可以同时将其输出馈送到加法阶段并且直接馈送到邻近的专用处理块。加法阶段还可以并行产生和与差输出。四个这样的专用处理块的群可以被连接成链以实现基数‑2快速傅立叶变换（FFT）蝶形。多个基数‑2蝶形可以被堆叠以形成还要更高阶基数的蝶形。如果期望的话，专用处理块还可以用于实现复数乘法运算。可以将三个或四个专用处理块链接在一起，并且与专用处理块之外的一个或多个加法器一道，能生成复数乘积的实和虚部。
具有用于执行浮点快速傅立叶变换复数乘法专用处理集成电路

[发明专利]快速滤波-CN201780050777.0有效
发明人： U.艾多纳特;A.C.凌;G.R.赵;S.奥康奈尔 -专利权人： 阿尔特拉公司
申请日： 2017-09-11 - 公布日： 2023-02-17 - 主分类号： H03H17/02 文献下载
摘要：用于对数据滤波的装置和方法包括使用转换函数从输入元素计算中间输入值。转换函数至少部分基于滤波器的大小和滤波器输出的数量。使用转换函数从滤波器的滤波器元素计算中间滤波器值。每个中间输入值与相应的中间滤波器值相乘来形成中间值。使用转换函数将这些中间值与彼此组合来确定一个或多个输出值。
快速滤波

[发明专利]具有片上集成网络的可编程逻辑器件-CN201811401699.7有效
发明人： M·D·赫顿;H·H·施密特;D·豪 -专利权人： 阿尔特拉公司
申请日： 2013-11-04 - 公布日： 2023-01-17 - 主分类号： G06F15/78 文献下载
摘要：一种用于提供集成电路上片上网络(NoC)结构以用于高速数据传递的系统和方法。在一些方面，NoC结构包括多个具有硬IP接口的NoC站点，硬IP接口具有去往集成电路的本地组件的双向连接。在一些方面，NoC站点具有软IP接口，其支持NoC站点的硬IP接口。
具有集成网络可编程逻辑器件

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