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[发明专利]可变精密浮点加法器和减法器-CN202310609507.6在审
发明人： M·朗哈默尔 -专利权人：阿尔特拉公司
申请日： 2017-08-18 - 公布日： 2023-08-18 - 主分类号： G06F5/01 文献下载
摘要：集成电路可以包括支持可变精度的浮点加法器。浮点加法器可以接收要相加的第一和第二输入，其中，第一和第二输入每个都具有尾数和指数。取决于指数的差以及正在执行加法还是减法，可以使用双路径浮点加法器架构将尾数和指数值分成近路径和远路径。尾数值可以是左对齐的，而粘接位是右对齐的。最大尾数的硬件可用于支持较小尾数的计算，而不使用额外的算法结构，仅具有一些多路复用和解码逻辑。
可变精密浮点加法器减法

[发明专利]可变精密浮点加法器和减法器-CN201780051029.4有效
发明人： M·朗哈默尔 -专利权人：阿尔特拉公司
申请日： 2017-08-18 - 公布日： 2023-06-20 - 主分类号： G06F7/485 文献下载
摘要：集成电路可以包括支持可变精度的浮点加法器。浮点加法器可以接收要相加的第一和第二输入，其中，第一和第二输入每个都具有尾数和指数。取决于指数的差以及正在执行加法还是减法，可以使用双路径浮点加法器架构将尾数和指数值分成近路径和远路径。尾数值可以是左对齐的，而粘接位是右对齐的。最大尾数的硬件可用于支持较小尾数的计算，而不使用额外的算法结构，仅具有一些多路复用和解码逻辑。
可变精密浮点加法器减法

[发明专利]高精度可分解的DSP实体-CN202210581177.X在审
发明人： M·朗哈默尔 -专利权人：英特尔公司
申请日： 2022-05-25 - 公布日： 2022-12-27 - 主分类号： G06F7/523 文献下载
摘要：本发明涉及高精度可分解的DSP实体。一种数字信号处理(DSP)块包括：多个乘法器；以及与多个乘法器分离的求和块。DSP块能够被配置为仅使用多个乘法器中的第一乘法器执行第一乘法运算，以确定第一浮点值和第二浮点值的第一乘积。另外地，DSP块能够被配置为通过以下操作在第三浮点值与第四浮点值之间执行第二乘法运算：在多个乘法器中的每一个乘法器处接收根据第三浮点值和第四浮点值生成的两个整数值；经由多个乘法器，通过在每一个乘法器处将两个整数值相乘来生成多个子积；以及通过经由求和块将多个子积相加来生成第二乘法运算的第二乘积。
高精度可分解 dsp 实体

[发明专利]具有存储器层级的三维电路系统和方法-CN202210528264.9在审
发明人： S·韦伯;J·卡恩;I·加努索夫;M·朗哈默尔;M·阿迪莱塔;T·马吉;A·法齐奥;R·库尔森;R·古塔拉;A·达苏;M·伊耶 -专利权人：英特尔公司
申请日： 2022-05-16 - 公布日： 2022-12-16 - 主分类号： G11C11/56 文献下载
摘要：一种三维电路系统包括具有核心逻辑区域的第一集成电路管芯，该核心逻辑区域具有第一存储器电路和逻辑电路。该三维电路系统包括具有第二存储器电路的第二集成电路管芯。第一集成电路管芯和第二集成电路管芯以垂直堆叠配置耦合在一起。该三维电路系统包括耦合到第一集成电路管芯的第三存储器电路。该第三存储器电路驻留在第一集成电路管芯的平面中。逻辑电路被耦合以访问第一存储器电路、第二存储器电路和第三存储器电路，并且数据可以在第一存储器、第二存储器和第三存储器之间移动。第三存储器电路具有比第二存储器电路更大的存储器容量和更小的存储器访问带宽。第二存储器电路具有比第一存储器电路更大的存储器容量和更小的存储器访问带宽。
具有存储器层级三维电路系统方法

[发明专利]用于执行里德-所罗门编码的方法和装置-CN201780008319.0有效
发明人： M·朗哈默尔;S·蒙塔兹;S·芬恩 -专利权人：阿尔特拉公司
申请日： 2017-02-15 - 公布日： 2022-11-08 - 主分类号： H03M13/15 文献下载
摘要：本实施例涉及里德‑所罗门编码，并且涉及用于执行这种编码的电路，特别是集成电路。里德‑所罗门编码器电路可以接收具有数据符号的消息，并通过将数据符号与第一矩阵相乘来计算部分校正子向量。里德‑所罗门编码器电路可以进一步通过求解包括部分校正子向量和第二矩阵的线性方程组来计算奇偶校验符号。作为示例，可以将第二矩阵分解为下三角矩阵和上三角矩阵，并且可以通过使用下三角矩阵和上三角矩阵执行前向替换和后向替换来计算奇偶校验符号。里德‑所罗门编码器电路可以通过组合数据符号和奇偶校验符号来生成里德‑所罗门码字，并且在输出端口处提供里德‑所罗门码字。
用于执行所罗门编码方法装置

[发明专利]用于低延时模块化乘法的系统和方法-CN202111402863.8在审
发明人： M·朗哈默尔;B·M·帕斯卡 -专利权人：英特尔公司
申请日： 2021-11-24 - 公布日： 2022-06-28 - 主分类号： G06F7/487 文献下载
摘要：本公开涉及一种用于低延时模块化乘法的系统和方法。一种集成电路设备，包括：乘法器电路，其被配置为通过将多个值相乘来确定子积的多个列。多个列中的每一列包括多个子积中的一个或多个子积。集成电路设备还包括：加法器电路，其被配置为确定多个和，每个和是多个列中的一列之和。加法器电路的与多个列中的第一列相关联的第一部分被配置为接收与第一列相关联的第一值和第二值以及与多个列中不同于第一列的第二列相关联的第三值。该第三值是由加法器电路的与多个列中的第二列相关联的第二部分生成的进位输出值。
用于延时模块化乘法系统方法

[发明专利]高效双路径浮点算术运算符-CN202111246484.4在审
发明人： M·朗哈默尔;T·德雷恩 -专利权人：英特尔公司
申请日： 2021-10-26 - 公布日： 2022-06-28 - 主分类号： G06F7/485 文献下载
摘要：一种与对浮点数执行算术运算相关的系统和方法。浮点算术电路被配置为接收两个浮点数。浮点算术电路包括第一路径，该第一路径被配置为至少部分地基于两个浮点数之间的大小的差来对两个浮点数执行第一运算。浮点算术电路包括第二路径，该第二路径被配置为至少部分地基于两个浮点数之间的大小的差来对两个浮点数执行第二运算。在浮点算术电路中接收到浮点数之后，第一路径和第二路径彼此分开，然后在用于第一运算和第二运算的共享加法器上汇合。
高效路径浮点算术运算

[发明专利]用于浮点尾数的舍入电路-CN202111359646.5在审
发明人： M·朗哈默尔;A·海内克 -专利权人：英特尔公司
申请日： 2021-11-17 - 公布日： 2022-06-28 - 主分类号： G06F7/487 文献下载
摘要：系统和方法包括生成浮点尾数的算术电路，并且包括基于输入位计算浮点尾数的传播网络。系统和方法还包括舍入浮点尾数的舍入电路。舍入电路包括在用于浮点尾数的舍入位置处的复用器，其选择性地输入输入位的第一输入位或舍入位。舍入电路还包括将输入位的第二输入位与舍入位进行或运算的或门。此外，第二输入位是比第一输入位低的有效位。
用于浮点尾数电路

[发明专利]用于将权重加载到张量处理块中的系统和方法-CN202011020686.2在审
发明人： M·朗哈默尔 -专利权人：英特尔公司
申请日： 2020-09-25 - 公布日： 2021-06-18 - 主分类号： G06F15/78 文献下载
摘要：本公开描述一种数字信号处理(DSP)块，该数字信号处理(DSP)块包括：多列权重寄存器及多个输入，多个输入被配置为接收第一多个值及第二多个值。第一多个值在被接收之后存储在多列权重寄存器中。在第一操作模式中，经由多个输入的第一部分接收第一多个值和第二多个值。在第二操作模式中，经由多个输入的第二部分接收第一多个值，并且经由多个输入的第一部分接收第二多个值。另外，DSP块包括多个乘法器，多个乘法器被配置为将第一多个值中的每个值同时乘以第二多个值中的每个值。
用于权重加载张量处理中的系统方法

[发明专利]用于将权重加载到张量处理块中的系统和方法-CN202011021655.9在审
发明人： M·朗哈默尔;S·P·芬恩 -专利权人：英特尔公司
申请日： 2020-09-25 - 公布日： 2021-06-18 - 主分类号： G06F15/78 文献下载
摘要：本公开描述一种包括数字信号处理(DSP)块的集成电路器件。DSP块包括多列权重寄存器和多个输入，多个输入被配置为接收第一多个值和第二多个值。第一多个值在被接收之后存储在多列权重寄存器中。此外，第一多个输入、第二多个输入或两者是从较高精度值得出的。附加地，DSP块包括多个乘法器，多个乘法器被配置为将第一多个值中的每个值同时乘以第二多个值中的每个值。
用于权重加载张量处理中的系统方法

[发明专利]用于可编程器件的机器学习训练架构-CN202010125245.2在审
发明人： M·朗哈默尔;B·帕斯卡;S·格里波克;G·W·贝克勒;A·哈杰斯库 -专利权人：英特尔公司
申请日： 2020-02-27 - 公布日： 2020-10-09 - 主分类号： G06N20/00 文献下载
摘要：可编程器件可以被配置为使用在脉动阵列上实施的矩阵乘法电路来支持机器学习训练操作。脉动阵列包括处理元件的阵列，每个处理元件包括混合浮点点积电路。混合点积电路具有硬数据路径和硬/软数据路径，硬数据路径使用以浮点模式进行操作的数字信号处理(DSP)块，硬/软数据路径使用结合通用的软逻辑操作的以定点模式进行操作的DSP块。硬/软数据路径包括馈送加法器树的2元素点积电路。使用格式转换和归一化电路将硬数据路径的结果与加法器树合并。混合点积电路的输入可以是BFLOAT16格式。硬数据路径可以是单精度格式。硬/软数据路径使用与BFLOAT16类似但不同的定制的格式。
用于可编程器件机器学习训练架构

[发明专利]高性能规则化的片上网络架构-CN202010182660.1在审
发明人： G·W·贝克勒;M·朗哈默尔;S·V·格里波克 -专利权人：英特尔公司
申请日： 2020-03-16 - 公布日： 2020-09-25 - 主分类号： G06F30/347 文献下载
摘要：提供了用于设计和实现片上网络(NoC)的技术。例如，一种用于将片上网络(NoC)编程到集成电路上的计算机实现的方法包括：确定潜在地被包括在NoC设计中的多个寄存器的第一部分；确定关于所述多个寄存器的第一部分中的寄存器之间的数据路径的路由信息；以及确定与所述多个寄存器的第一部分相关联的预期性能。所述方法还包括：确定所述预期性能是否在门限范围内；在确定所述预期性能在所述门限范围内之后，在所述NoC设计中包括所述多个寄存器的第一部分和所述数据路径；以及生成被配置为使与所述NoC设计相对应的电路在所述集成电路上被实现的指令。
性能规则化网络架构

[发明专利]用于高带宽、低延迟机器学习的电路-CN201910789728.X在审
发明人： M·朗哈默尔;A-M·哈杰斯库-米里什特 -专利权人：英特尔公司
申请日： 2019-08-26 - 公布日： 2020-04-03 - 主分类号： G06F17/16 文献下载
摘要：本公开一般涉及用于使用集成电路器件有效地执行与人工智能(AI)、机器学习(ML)和/或深度学习(DL)应用(例如，训练和/或干扰计算)相关联的操作的技术。更具体地，本公开涉及一种集成电路设计，其被实现为以低延迟和/或高带宽的数据来执行这些操作。例如，公开了实现为对输入有效地执行一个或多个算术运算(例如，点积)的计算密集数字信号处理(DSP)电路的实施例。此外，本文描述的实施例可以涉及被实现为计算矩阵乘法(例如，脉动阵列乘法)的处理元件阵列的布局、设计和数据调度。
用于带宽延迟机器学习电路

[发明专利]浮点动态范围扩展-CN201910795048.9在审
发明人： B·M·帕斯卡;M·朗哈默尔 -专利权人：英特尔公司
申请日： 2019-08-27 - 公布日： 2020-04-03 - 主分类号： G06F7/487 文献下载
摘要：本公开总体涉及用于在对变量执行一个或多个算术运算之前和/或之后调整变量的数字表示(例如，格式)的技术。特别地，本公开涉及基于集成电路器件中的可用硬件(例如，硬逻辑)将变量的范围缩放到合适的表示。例如，第一数字格式的输入(例如，bfloat16)可以被缩放到第二数字格式(例如，半精度浮点)，使得被实现为接收第二数字格式的输入的电路可以对输入执行一个或多个算术运算。此外，电路产生的输出可以被缩放回第一数字格式。因此，可以通过对至以另一种格式执行的算术运算的输入和/或来自该算术运算的输出进行缩放来仿真以第一格式执行的诸如点积的算术运算。
浮点动态范围扩展

[发明专利]高性能FPGA加法-CN201910505586.X在审
发明人： M·朗哈默尔;T·M·范德霍克;J·C·克罗麦克扎克;T·钱德勒 -专利权人：英特尔公司
申请日： 2019-06-12 - 公布日： 2020-02-11 - 主分类号： G06F7/503 文献下载
摘要：本公开总体上涉及用于增强在集成电路上实施的加法器的技术。具体而言，由被实施为接收具有第一精度的操作数的加法器执行的算术可以被重新结构化为使得一组子加法器可以对操作数的相应区段执行算术。更具体而言，加法器可被重新结构化为使得该组子加法器中的子加法器可以同时输出生成信号和传播信号，生成信号和传播信号两者可以被路由至前缀网络。前缀网络可以确定相应的进位位，所述进位位可以进位到重新结构化加法器的后续子加法器中和/或选择所述后续加法器处的总和。结果，集成电路可以受益于实施加法所涉及的提高的效率、减少的等待时间和减少的资源消耗(例如，面积和/或电力)，这可以改善集成电路上的诸如加密或机器学习的运算。
加法器进位集成电路传播信号操作数算术后续加法器机器学习生成信号输出生成资源消耗结构化面积和路由加法加密运算网络中和

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