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[实用新型]集成电路晶体管器件-CN202222862243.9有效
发明人：杨延诚;金剑华;叶威扬;阮文征 -专利权人：意法半导体有限公司
申请日： 2022-10-28 - 公布日： 2023-10-03 - 主分类号： H01L29/06 文献下载
摘要：本公开的各实施例涉及集成电路晶体管器件。半导体衬底包括：掺杂有第一类型掺杂剂的基底衬底层；在基底衬底层上的第一外延层，第一外延层具有第一厚度并且掺杂有第一类型掺杂剂以提供第一电阻率；在第一外延层上的第二外延层，第二外延层具有第二厚度并且掺杂有第一类型掺杂剂以提供第二电阻率(小于第三电阻率)；以及在第二外延层上的第三外延层，第三外延层具有第三厚度并且掺杂有第一类型掺杂剂以提供第三电阻率(小于第二电阻率)。氧化物场沟槽晶体管包括具有绝缘多栅区和多源区的沟槽，沟槽延伸到半导体衬底中并且穿过第一掺杂区、第二掺杂区和第三外延层并且部分地进入第二外延层。本公开实施例例如提供了在功率传导损耗方面的性能改进。
集成电路晶体管器件

[发明专利]沟槽栅极MOS晶体管和屏蔽栅极MOS晶体管自动对准制造方法-CN202310138108.6在审
发明人： V·埃涅亚;阮文征 -专利权人：意法半导体股份有限公司;意法半导体有限公司
申请日： 2023-02-20 - 公布日： 2023-08-22 - 主分类号： H01L21/336 文献下载
摘要：本公开涉及沟槽栅极MOS晶体管和屏蔽栅极MOS晶体管自动对准制造方法。一种垂直导电沟槽栅极类型的MOS晶体管包括与沟槽栅极的栅极氧化物的从半导体衬底突出的部分相邻的第一间隔物和第二间隔物，第一间隔物和第二间隔物关于对称轴彼此镜像；通过使用间隔物作为注入掩模在本体区域内注入掺杂剂物种，来形成富集P+区域。对称间隔物的形成使得可以形成与栅极电极自动对准的源极、本体和本体富集区域，从而克服其中借助于光刻技术形成这样的区域(具有随之而来的不对称性风险)的已知类型的MOS晶体管的限制。
沟槽栅极 mos 晶体管屏蔽自动对准制造方法

[发明专利]用于引线键合应力减小的厚接合焊盘结构-CN202310056289.8在审
发明人：严俊荣;M·G·卡斯托里纳;阮文征;杨延诚;D·阿德南;F·塔希尔 -专利权人：意法半导体有限公司
申请日： 2023-01-20 - 公布日： 2023-07-28 - 主分类号： H01L23/528 文献下载
摘要：本公开的实施例涉及用于引线键合应力减小的厚接合焊盘结构。一种用于集成电路的接合焊盘，由接合焊盘层的堆叠形成。下接合焊盘层由接合衬支撑层支撑。钝化层在下接合焊盘层上延伸，并包括在下接合焊盘层的上表面的一部分处的钝化开口。上接合焊盘层位于钝化层上并在钝化开口中与下接合焊盘层接触。
用于引线应力减小接合盘结

[实用新型]集成电路-CN202320110106.1有效
发明人：严俊荣;M·G·卡斯托里纳;阮文征;杨延诚;D·阿德南;F·塔希尔 -专利权人：意法半导体有限公司
申请日： 2023-01-20 - 公布日： 2023-07-25 - 主分类号： H01L23/528 文献下载
摘要：本公开的实施例涉及集成电路。一种集成电路，包括：接合焊盘支撑层；下接合焊盘层，位于接合焊盘支撑层上；钝化层，位于下接合焊盘层上；其中钝化层包括在下接合焊盘层的上表面的一部分处的钝化开口；上接合焊盘层，位于钝化层上，并且上接合焊盘层在钝化开口中与下接合焊盘层接触；其中上接合焊盘层和下接合焊盘层直接接触，并且形成用于集成电路的接合焊盘。利用本公开的实施例能够有利地制造更不易破裂或损坏的接合焊盘。
集成电路

[发明专利]具有多外延层衬底配置的氧化物场沟槽功率MOSFET-CN202211337750.9在审
发明人：杨延诚;金剑华;叶威扬;阮文征 -专利权人：意法半导体有限公司
申请日： 2022-10-28 - 公布日： 2023-05-05 - 主分类号： H01L29/06 文献下载
摘要：本公开的各实施例总体上涉及具有多外延层衬底配置的氧化物场沟槽功率MOSFET。一种半导体衬底包括：掺杂有第一类型掺杂剂的基底衬底层；在基底衬底层上的第一外延层，第一外延层具有第一厚度并且掺杂有第一类型掺杂剂以提供第一电阻率；在第一外延层上的第二外延层，第二外延层具有第二厚度并且掺杂有第一类型掺杂剂以提供第二电阻率(小于第三电阻率)；以及在第二外延层上的第三外延层，第三外延层具有第三厚度并且掺杂有第一类型掺杂剂以提供第三电阻率(小于第二电阻率)。一种氧化物场沟槽晶体管包括具有绝缘多栅区和多源区的沟槽，该沟槽延伸到半导体衬底中并且穿过第一掺杂区、第二掺杂区和第三外延层并且部分地进入第二外延层。
具有外延衬底配置氧化物沟槽功率 mosfet

[实用新型]集成电路-CN202221398372.0有效
发明人：李欣蓓;阮文征;F·拉努瓦;F·塔希尔;D·阿德南 -专利权人：意法半导体有限公司;意法半导体(图尔)公司
申请日： 2022-06-06 - 公布日： 2023-03-10 - 主分类号： H01L27/06 文献下载
摘要：本公开的各实施例涉及集成电路。以第一绝缘层内衬半导体衬底中的沟槽。使用沉积在第一绝缘层上的硬掩模层控制蚀刻的执行，该蚀刻从上沟槽部分选择性地去除第一绝缘层的第一部分，同时在下沟槽部分中留下第一绝缘层的第二部分。在去除硬掩模层之后，以第二绝缘层内衬沟槽的上部。然后通过单次沉积填充形成场效应整流二极管的单一栅极/场板导体的多晶硅材料来填充沟槽中的开口，该开口包括由第一绝缘层的第二部分在下沟槽部分中界定的下开口部分以及由第二绝缘层在上沟槽部分处界定的上开口部分。本实用新型的实施例提供了一种具有特定结构的集成电路。
集成电路

[实用新型]集成电路晶体管器件-CN202220764421.1有效
发明人：杨延诚;M·G·卡斯托里纳;阮文征;D·阿德南;F·塔希尔;严俊荣 -专利权人：意法半导体有限公司
申请日： 2022-04-02 - 公布日： 2023-01-17 - 主分类号： H01L29/78 文献下载
摘要：本公开的实施例涉及集成电路晶体管器件。一种集成电路晶体管器件，包括：半导体衬底，提供漏极；第一掺杂区域，被掩埋在半导体衬底中提供主体；第二掺杂区域，在半导体衬底中提供源极，其中第二掺杂区域与第一掺杂区域相邻；沟槽，延伸到半导体衬底中并且穿过第一掺杂区域和第二掺杂区域；多氧化物区域，在沟槽内；多栅区域，在沟槽内，多栅区域包括：多氧化物区域的第一侧上的第一栅极凸角以及多氧化物区域的与第一侧相对的第二侧上的第二栅极凸角；绝缘层；以及栅极触点对，栅极触点对包括：第一栅极触点；以及第二栅极触点。利用本公开的实施例，有利地使触点的放置不会有跨过栅极氧化物的桥接并且使多栅与掺杂源极区域短路的风险。
集成电路晶体管器件

[发明专利]电荷耦合场效应整流二极管及其制造方法-CN202210633599.7在审
发明人：李欣蓓;阮文征;F·拉努瓦;F·塔希尔;D·阿德南 -专利权人：意法半导体有限公司;意法半导体(图尔)公司
申请日： 2022-06-06 - 公布日： 2022-12-23 - 主分类号： H01L21/329 文献下载
摘要：本公开的各实施例涉及电荷耦合场效应整流二极管及其制造方法。以第一绝缘层内衬半导体衬底中的沟槽。使用沉积在第一绝缘层上的硬掩模层控制蚀刻的执行，该蚀刻从上沟槽部分选择性地去除第一绝缘层的第一部分，同时在下沟槽部分中留下第一绝缘层的第二部分。在去除硬掩模层之后，以第二绝缘层内衬沟槽的上部。然后通过单次沉积填充形成场效应整流二极管的单一栅极/场板导体的多晶硅材料来填充沟槽中的开口，该开口包括由第一绝缘层的第二部分在下沟槽部分中界定的下开口部分以及由第二绝缘层在上沟槽部分处界定的上开口部分。
电荷耦合场效应整流二极管及其制造方法

[发明专利]用于具有分离栅极配置的沟槽功率MOSFET的栅极触点结构-CN202210351165.8在审
发明人：杨延诚;M·G·卡斯托里纳;阮文征;D·阿德南;F·塔希尔;严俊荣 -专利权人：意法半导体有限公司
申请日： 2022-04-02 - 公布日： 2022-10-18 - 主分类号： H01L29/78 文献下载
摘要：本公开的实施例涉及用于具有分离栅极配置的沟槽功率MOSFET的栅极触点结构。一种集成电路晶体管器件包括：半导体衬底，提供漏极；第一掺杂区域，被掩埋在所述半导体衬底中提供主体；以及提供源极的所述半导体衬底中的第二掺杂区域。沟槽延伸到所述半导体衬底中并且穿过所述第一掺杂区域和第二掺杂区域。所述沟槽内的绝缘多栅区域包围多氧化物区域，所述多氧化物区域可以具有空隙夹杂物。所述多栅区域由所述多氧化物区域的相对侧的第一栅极凸角和第二栅极凸角形成。栅极触点对在每个沟槽处提供。所述栅极触点对包括：第一栅极触点，在与所述空隙横向偏移的位置处延伸到所述第一栅极凸角中；以及第二栅极触点，在与所述空隙横向偏移的位置处延伸到所述第二栅极凸角中。
用于具有分离栅极配置沟槽功率 mosfet 触点结构

[实用新型]集成电路器件-CN202123155376.4有效
发明人：吴邕辉;阮文征;F·塔希尔;D·阿德南;唐文杰;M·G·卡斯托里纳 -专利权人：意法半导体有限公司
申请日： 2021-12-15 - 公布日： 2022-07-12 - 主分类号： H01L23/29 文献下载
摘要：本公开的实施例涉及集成电路器件。一种集成电路器件包括金属接触部和钝化层，钝化层在金属接触部的侧壁上以及在金属接触部的顶面的第一和第二表面部分上延伸。钝化层由包括以下项的层堆叠构成：原硅酸四乙酯(TEOS)层；TEOS层顶部上的磷掺杂TEOS(PTEOS)层；以及位于PTEOS层顶部上的富硅氮化物层。TEOS和PTEOS层在金属接触部的顶面的第一表面部分之上延伸，但不在第二表面部分之上延伸和所述第三表面部分之上延伸。富硅氮化物层在第一和第二表面部分之上延伸，但不在金属接触部顶面的第三表面部分之上延伸。
集成电路器件

[发明专利]用于提供水分和质子阻挡部的集成电路器件的钝化层-CN202111539324.9在审
发明人：吴邕辉;阮文征;F·塔希尔;D·阿德南;唐文杰;M·G·卡斯托里纳 -专利权人：意法半导体有限公司
申请日： 2021-12-15 - 公布日： 2022-06-17 - 主分类号： H01L23/29 文献下载
摘要：本公开的实施例涉及用于提供水分和质子阻挡部的集成电路器件的钝化层。一种集成电路器件包括金属接触部和钝化层，钝化层在金属接触部的侧壁上以及在金属接触部的顶面的第一和第二表面部分上延伸。钝化层由包括以下项的层堆叠构成：原硅酸四乙酯(TEOS)层；TEOS层顶部上的磷掺杂TEOS(PTEOS)层；以及位于PTEOS层顶部上的富硅氮化物层。TEOS和PTEOS层在金属接触部的顶面的第一表面部分之上延伸，但不在第二表面部分之上延伸。富硅氮化物层在第一和第二表面部分之上延伸，并与第二表面部分接触。
用于提供水分质子阻挡集成电路器件钝化

[实用新型]集成电路-CN202121890323.4有效
发明人： D·阿德南;M·G·卡斯托里纳;阮文征;F·塔希尔 -专利权人：意法半导体有限公司
申请日： 2021-08-12 - 公布日： 2022-06-03 - 主分类号： H01L29/78 文献下载
摘要：本公开的实施例涉及集成电路。一种集成电路，包括：半导体衬底，具有前表面和后表面；沟槽，从前表面延伸至半导体衬底中，沟槽包括下部和上部；第一绝缘层，对沟槽的下部加衬；第一传导材料，在沟槽的下部中，并且第一传导材料通过第一绝缘层与半导体衬底绝缘；第二绝缘层，对沟槽的上部的侧壁加衬；第三绝缘层，对沟槽的上部的底部处的第一传导材料的顶表面加衬；以及第二传导材料，在沟槽的上部中，第二传导材料通过第二绝缘层与半导体衬底绝缘，并且第二传导材料通过第三绝缘层与第一传导材料绝缘。利用本公开的实施例，可以有利地提供支持较低的阈值电压的MOSFET器件。
集成电路

[发明专利]具有自对准多晶对多晶隔离的分裂栅沟槽功率MOSFET-CN202110924322.5在审
发明人： D·阿德南;M·G·卡斯托里纳;阮文征;F·塔希尔 -专利权人：意法半导体有限公司
申请日： 2021-08-12 - 公布日： 2022-02-22 - 主分类号： H01L21/336 文献下载
摘要：本公开的实施例涉及具有自对准多晶对多晶隔离的分裂栅沟槽功率MOSFET。一种半导体衬底，具有从前表面延伸的沟槽，该沟槽包括下部和上部。第一绝缘层沿沟槽下部排列，下部的第一传导材料通过第一绝缘层与半导体衬底绝缘，以形成晶体管的场板电极。第二绝缘层沿所述沟槽上部的侧壁排列。第三绝缘层对沟槽的上部的底部处的第一传导材料的顶表面加衬。第二传导材料填充沟槽的上部。第二传导材料形成晶体管的栅极电极，该栅极电极通过第二绝缘层与半导体衬底绝缘，并且通过第三绝缘层与第一传导材料进一步绝缘。
具有对准多晶隔离分裂沟槽功率 mosfet

[实用新型]集成电路-CN202120848694.X有效
发明人：李欣蓓;阮文征;M·G·卡斯托里纳 -专利权人：意法半导体有限公司
申请日： 2021-04-23 - 公布日： 2022-02-01 - 主分类号： H01L27/07 文献下载
摘要：本公开的实施例涉及集成电路。集成电路包括半导体层，掺杂有第一类型的掺杂剂；MOSFET器件，包括：第一沟槽；半导体层的第一区域；半导体层的第三区域，被定位在第一区域与由半导体层形成的第一漂移区域之间；以及第一栅极，通过具有第一厚度的第一栅极氧化物层与第一区域以及第三区域分离；二极管器件，包括：第二沟槽；半导体层的第二区域，其中第一区域和第二区域彼此分离；第四区域，被定位在第二区域与由半导体层形成的第二漂移区域之间；以及第二栅极，通过具有比第一厚度小的第二厚度的第二栅极氧化物层与第二区域以及第四区域分离；其中二极管器件与MOSFET器件的本体二极管并联电连接。
集成电路

[发明专利]电荷耦合场效应晶体管嵌入的单片电荷耦合场效应整流器-CN202110441871.7在审
发明人：李欣蓓;阮文征;M·G·卡斯托里纳 -专利权人：意法半导体有限公司
申请日： 2021-04-23 - 公布日： 2021-10-26 - 主分类号： H01L27/07 文献下载
摘要：本公开的实施例涉及电荷耦合场效应晶体管嵌入的单片电荷耦合场效应整流器。集成电路包括MOSFET器件和单片二极管器件，其中单片二极管器件与MOSFET器件的本体二极管并联电连接。单片二极管器件被配置，使得单片二极管器件的正向压降VfD2小于MOSFET器件的本体二极管的正向压降VfD1。通过控制栅极氧化物厚度、沟道长度和本体掺杂浓度水平，正向压降VfD2是工艺可调谐的。正向压降VfD2的可调谐性有利地允许根据开关速度和效率的要求的集成电路的设计以适合广泛的应用。
电荷耦合场效应晶体管嵌入单片整流器

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