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- [发明专利]半导体器件及其制造方法-CN201810589501.6有效
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神田良
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瑞萨电子株式会社
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2018-06-08
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2023-10-17
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H01L29/739
- 本申请涉及半导体器件及其制造方法。根据实施例，半导体器件1包括：包括上表面的半导体衬底50；沟槽电极22，设置在形成在上表面上的沟槽20内；以及沟槽绝缘膜21，设置在沟槽电极22和半导体衬底50之间。半导体衬底50包括：第一导电类型的第一半导体层，到达第一半导体层的沟槽电极22的下端；第二导电类型的深层19，部分地设置在第一半导体层上并且与沟槽绝缘膜21接触；第二导电类型的第二半导体层，设置在第一半导体层上和深层19上并且与沟槽绝缘膜21接触；以及第一导电类型的第三半导体层，设置在深层19之上的第二半导体层上。
- 半导体器件及其制造方法
- [发明专利]沟槽栅极IGBT-CN201711263226.0有效
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神田良;松浦仁;菊地修一
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瑞萨电子株式会社
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2017-12-05
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2023-09-05
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H01L29/06
- 本公开涉及沟槽栅极IGBT。提供了一种高性能的沟槽栅极IGBT。根据一个实施例的沟槽栅极IGBT包括：半导体衬底(11)；设置在半导体衬底(11)上的沟道层(15)；设置在沟道层(15)两侧的两个浮置P型层(12)，浮置P型层(12)比沟道层(15)深；设置在两个浮置P型层(12)之间的两个发射极沟槽(13)，发射极沟槽(13)分别与浮置P型层(12)接触；设置在两个发射极沟槽(13)之间的至少两个栅极沟槽(14)；和设置在两个栅极沟槽14之间的源极扩散层(19)，源极扩散层(19)与栅极沟槽(14)中的每一个接触。
- 沟槽栅极igbt
- [发明专利]半导体装置-CN202210037592.9在审
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神田良
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新电元工业株式会社
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2022-01-13
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2022-09-02
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H01L27/06
- 本发明提供一种半导体装置，其能够将整流元件内置在栅极驱动器IC中且不易引发漏电流增加、耐压降低、元件损坏等不良状况。其包括：具有p型基板(111)和n型第一半导体层(112)的半导体基体(110)；第一电极(120)；第二电极(130)；元件分离膜(140)；绝缘膜(150)；以及配置在绝缘膜(150)上的第三电极(160)，其中，第一电极(120)与连接第一电源Vin的第一电路C1电连接，第二电极(130)与连接第二电源Vcc的第二电路C2电连接，半导体基体(110)进一步具有p型背栅区域(113)，该背栅区域(113)以至少隔着绝缘膜(150)到达基板(111)的深度形成在与第三电极(160)相对的区域并且杂质浓度在1×1010cm‑3～1×1015cm‑3范围内。
- 半导体装置
- [发明专利]半导体装置-CN201610443218.3有效
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武藤邦治;板东晃司;金泽孝光;神田良;田村晃洋;峰岸宏文
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瑞萨电子株式会社
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2016-06-20
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2021-10-01
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H01L25/07
- 本发明涉及半导体装置，提高半导体装置的可靠性。形成有控制电路的半导体芯片(CHP3)与多个IGBT芯片中的半导体芯片(CHP1(HU))经由高侧用中继基板(RB1)而电连接。即，半导体芯片(CHP1(HU))与半导体芯片(CHP3)经由导线(W1)、高侧用中继基板(RB1)和导线(W2)而电连接。同样地，形成有控制电路的半导体芯片(CHP3)与多个IGBT芯片中的半导体芯片(CHP1(LW))经由低侧用中继基板(RB2)而电连接。即，半导体芯片(CHP1(LW))与半导体芯片(CHP3)经由导线W1、低侧用中继基板(RB2)和导线(W2)而电连接。
- 半导体装置
- [发明专利]半导体装置-CN201711455862.3有效
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武藤邦治;神田良
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瑞萨电子株式会社
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2017-12-28
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2021-09-07
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H02M7/00
- 本发明提供一种半导体装置，实现了半导体装置性能的提升。半导体装置包括多个第一半导体芯片、多个第二半导体芯片、电阻部件以及半导体芯片，所述半导体芯片包括耦合至电阻部件两端上的电极的第一电路。密封体具有第一边(长边)、第二边(长边)、第三边(短边)以及第四边(短边)。在Y方向上，第一半导体芯片和第二半导体芯片中的每一个设置在相比于第二边更靠近第一边的位置处，同时半导体芯片设置在相比于第一边更靠近第二边的位置处。而且，在Y方向上，设置电阻部件、第二半导体芯片和第一半导体芯片，以便增加从第三边朝向第四边的距离，同时半导体芯片设置在相比于第四边更靠近第三边的位置处。
- 半导体装置
- [发明专利]半导体器件-CN201510121435.6在审
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嘉屋旨哲;中原宁;神田良;户田铁
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瑞萨电子株式会社
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2015-03-19
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2015-09-23
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H01L27/06
- 本发明涉及一种半导体器件。为了防止围绕晶体管的杂质区中的电流泄漏，在第二导电类型区的从第一电路区侧朝向第二电路区侧延伸的部分在平面图中与元件隔离膜彼此重叠的区域中，在平面图中从第一电路区侧朝向第二电路区侧交替设置场板和导电膜。此外，在这个区域中，场板的电位以及导电膜的电位从第一电路区朝向第二电路区降低。此外，至少一个导电膜的电位低于在平面图中在第二电路区侧与导电膜相邻的场板的电位。此外，这种导电膜覆盖至少一部分第二导电类型区，而在第二导电类型区的延伸方向上没有间隔。
- 半导体器件
- [发明专利]半导体装置及其制造方法-CN200710126349.X有效
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神田良;高桥严;佐藤喜规
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三洋电机株式会社
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2007-06-29
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2008-01-02
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H01L29/78
- 本发明提供一种半导体装置及其制造方法。在以往的半导体装置、例如在具有补偿栅构造的MOS晶体管中，具有器件尺寸难以缩小的问题。本发明的半导体装置、例如在具有补偿栅构造的P沟道型MOS晶体管(1)中，在N型外延层(3)上、在源极区域与漏极区域之间形成有LOCOS氧化膜(20、21)。栅极电极(14、15)配置在LOCOS氧化膜(20、21)上。并且，作为漏极区域的P型扩散层(6、7)以及作为源极区域的P型扩散层(12、13)相对于栅极电极(14、15)位置精度良好地形成。通过该结构，能够缩小MOS晶体管(1)的器件尺寸。
- 半导体装置及其制造方法
- [发明专利]半导体装置及其制造方法-CN200710126347.0无效
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神田良;高桥严;佐藤喜规
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三洋电机株式会社
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2007-06-29
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2008-01-02
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H01L29/78
- 本发明提供一种半导体装置及其制造方法。在以往的半导体装置、例如MOS晶体管中，存在由于反向栅区域的杂质浓度、其扩散形状而使得寄生晶体管容易动作的问题。本发明的半导体装置、例如MOS晶体管中，在N型外延层(3)上形成有作为反向栅区域的P型扩散层(5)。在P型扩散层(5)上形成有作为源极区域的N型扩散层(7、8)。P型扩散层(5)在比N型扩散层(7、8)还深的深部具有杂质浓度峰值而形成。通过该结构，降低寄生晶体管在基极区域的电阻值，并且抑制MOS晶体管(1)在基极区域的电位上升，抑制寄生晶体管动作。并且，提高MOS晶体管(1)对寄生晶体管动作引起的破坏的耐破坏能力。
- 半导体装置及其制造方法
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