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[发明专利]集成肖特基二极管的MOS器件的制造方法-CN201210375437.4有效
发明人：周伟;全冯溪 -专利权人：上海集成电路研发中心有限公司
申请日： 2012-09-27 - 公布日： 2018-06-22 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种集成肖特基二极管的MOS器件的制造方法，包括提供第一导电类型的半导体衬底；在衬底上形成第一导电类型外延层；在外延层进行第二导电类型的掺杂剂的离子注入和扩散以形成多个第二导电类型的体区，且体区之间形成有预定间隔区域；在每一体区形成多个槽栅，第二导电类型的接触区以及第一导电类型的源区；沉积并刻蚀层间介质层，使层间介质层覆盖槽栅及部分源区以形成接触孔；以及在接触孔上方沉积金属层，金属层与预定间隔区域的外延层形成肖特基二极管。本发明无需硅刻蚀直接在衬底表面形成肖特基二极管，可降低工艺复杂度。
肖特基二极管第一导电类型导电类型外延层预定间隔接触孔衬底体区源区层间介质层沉积金属层工艺复杂度衬底表面掺杂剂覆盖槽接触区介质层金属层刻蚀层一体区槽栅刻蚀沉积半导体离子制造扩散

[发明专利]一种金属-介质-金属电容及其制造方法-CN201210349563.2有效
发明人：周伟;全冯溪;蒋宾 -专利权人：上海集成电路研发中心有限公司
申请日： 2012-09-19 - 公布日： 2018-06-22 - 主分类号： H01L21/02 文献下载
摘要：本发明涉及一种金属‑介质‑金属电容及其制造方法。通过本发明的电容及其制造方法，可以将具有较高介电常数的介质层的电容集成到采用常规或者较低介电常数介质的后道互连工艺中，从而可以实现在大容量集成电容的时候，提高电容的面积利用率和电容量的同时，不影响或者降低金属连线的RC寄生延迟。
金属电容电容制造低介电常数介质金属高介电常数面积利用率电容集成互连工艺集成电容金属连线大容量电容量介质层寄生延迟

[发明专利]一种金属-氧化物-金属电容的形成方法-CN201210404988.9有效
发明人：王全;全冯溪;周伟 -专利权人：上海集成电路研发中心有限公司
申请日： 2012-10-22 - 公布日： 2018-05-29 - 主分类号： H01L21/027 文献下载
摘要：本发明提供一种金属‑氧化物‑金属(MOM)电容的形成方法，其包括提供一晶圆基底；在所述晶圆基底上沉积金属层；通过两次图形化工艺，在所述金属层中分别形成第一电极与第二电极；在所述晶圆表面沉积绝缘介质层，形成MOM电容。通过本发明的方法，可以得到小于光刻工艺约束的图形间距，大大减少了相邻两个电极指状极板之间的距离，从而在提高MOM电容容量的同时又可以减小电容所占芯片面积。
电容晶圆基金属金属-氧化物沉积金属层绝缘介质层图形化工艺第二电极第一电极电极指状光刻工艺金属电容晶圆表面金属层氧化物极板减小沉积芯片

[发明专利]一种金属-氧化物-金属电容的制造方法-CN201210350803.0在审
发明人： 全冯溪;周伟;蒋宾 -专利权人：上海集成电路研发中心有限公司
申请日： 2012-09-19 - 公布日： 2013-01-30 - 主分类号： H01L21/02 文献下载
摘要：本发明提供一种MOM电容的制造方法，其包括在晶圆基底上，沉积以High-K介质作为材料的第一绝缘介质层；通过光刻和刻蚀定义第一绝缘介质层介质图形；在晶圆表面沉积以常规介质或low-k介质作为材料的第二绝缘介质层；使用化学机械抛光研磨第二绝缘介质层和第一硬掩膜介质层；通过光刻和刻蚀定义第一绝缘介质层和第二绝缘介质层中的凹槽区域；在所述凹槽区域中填充金属，形成金属连线和MOM电容的第一指状极板和第二指状极板。因此，通过本发明的方法，可以将具有high-k第一绝缘介质层的MOM电容集成到采用常规或者low-k介质的后道互连工艺中，从而在实现大容量集成电容的时候并不影响金属连线的RC寄生延迟。
一种金属氧化物电容制造方法

[发明专利]一种MOM电容的制造方法-CN201210404981.7在审
发明人：王全;全冯溪;姚树歆 -专利权人：上海集成电路研发中心有限公司
申请日： 2012-10-22 - 公布日： 2013-01-16 - 主分类号： H01L21/02 文献下载
摘要：本发明提供一种MOM电容的制造方法，其包括提供一半导体基底；在所述半导体基底上沉积绝缘介质层；通过两次图形化工艺，在所述绝缘介质层中分别形成代表第一电极图形的第一沟槽和代表第二电极图形的第二沟槽；在所述第一沟槽和第二沟槽中填充金属，形成第一电极与第二电极。通过本发明的方法，可以得到小于光刻工艺约束的图形间距，大大减少了相邻两个电极指状极板之间的距离，从而在提高MOM电容容量的同时又可以减小电容所占芯片面积。
一种 mom 电容制造方法

[发明专利]功率半导体器件背面制造工艺-CN201210242463.X有效
发明人：张伟;严利人;刘志弘;许平;周伟;全冯溪 -专利权人：清华大学;上海集成电路研发中心有限公司
申请日： 2012-07-12 - 公布日： 2012-11-14 - 主分类号： H01L21/265 文献下载
摘要：本发明公开一种功率半导体器件背面制造工艺，为解决现有工艺中杂质激活率低等问题而设计。本发明功率半导体器件背面制造工艺至少包括下述步骤：将正面结构加工完毕的硅片减薄；在硅片背面进行晶格预损伤处理；离子注入掺杂；在550℃以下进行杂质推进处理；用激光退火完成晶格修复处理。晶格预损伤处理的方法为：在硅片的背面进行离子注入，注入浓度在1015至1016之间。用于晶格预损伤处理的离子注入的离子为硅离子、锗离子或氢离子。本发明功率半导体器件背面制造工艺利用离子注入损伤产生的增强扩散效应，通过离子注入晶格预损伤处理、低温推进和激光退火的结合，达到离子注入杂质的有效推进和激活，适用于多种功率器件的生产制造。
功率半导体器件背面制造工艺

[发明专利]平面八边形螺旋结构的生成方法-CN201110457980.4有效
发明人： 全冯溪;叶红波;周伟 -专利权人：上海集成电路研发中心有限公司
申请日： 2011-12-30 - 公布日： 2012-06-27 - 主分类号： G06F17/50 文献下载
摘要：本发明提供一种平面八边形螺旋结构的生成方法，在满足版图设计规则的前提下，以版图参数为输入值，设定分段渐变量并进行分段渐变内边或外边到原点的距离得到各圈线圈各段内边或外边，同时设定相对于正八边形的顶点偏移量并进行顶点偏移得到各圈线圈内边或外边的各顶点坐标，进而形成平面八边形螺旋结构的版图，使得无论如何调整或设计版图参数值，都能得到与设计值完全一致的无偏差的平面八边形螺旋结构图形。
平面八边形螺旋结构生成方法

[发明专利]片上集成铜电感-CN201110457979.1无效
发明人： 全冯溪;王全 -专利权人：上海集成电路研发中心有限公司
申请日： 2011-12-30 - 公布日： 2012-06-27 - 主分类号： H01L23/522 文献下载
摘要：本发明公开了一种片上集成铜电感，包括：由金属互连线形成的线圈、第一隔离层和第二隔离层，所述第一隔离层将相邻的线圈隔离开，所述第二隔离层将线圈内部隔离开，且所述第二隔离层不分隔金属互连线的起始和结尾处。由于较宽的金属互连线被第二隔离层分成多条相对较细的金属互连线，因此可以改善工艺的均匀性；并且，由于电感线圈的金属互连线虽然被分隔开，但是并不完全独立，因此可以保持电感性能不改变。
集成电感

[发明专利]一种具有复合应变沟道的CMOS器件-CN201010197847.5无效
发明人：王向展;杜江峰;杨洪东;李竞春;于奇;全冯溪 -专利权人：电子科技大学
申请日： 2010-06-10 - 公布日： 2010-10-13 - 主分类号： H01L27/092 文献下载
摘要：本发明涉及半导体器件结构，一种具有复合应变沟道的互补金属氧化物半导体CMOS器件，它具有由两类晶格常数不同的材料交错排列构成的应变沟道，产生张应力或压应力。其中NMOSFET的沟道区由N型第一类材料和第二类材料A交错排列形成张应力沟道，PMOSFET的沟道区由P型第一类材料和第二类材料B交错排列形成压应力沟道。该复合沟道结构可以直接在沟道中产生应力，可提高载流子迁移率和器件电流驱动能力。本发明工艺简单，不但适用于90纳米工艺以下的小尺寸器件，还适用于0.13微米工艺以上的较大尺寸器件。
一种具有复合应变沟道 cmos 器件

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