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[发明专利]一种读写控制电路和存储器-CN201911100431.4有效
发明人：方华;黄金明;吴亮 -专利权人：上海高性能集成电路设计中心
申请日： 2019-11-12 - 公布日： 2023-03-28 - 主分类号： G11C7/10 文献下载
摘要：本发明涉及一种读写控制电路和存储器，其中，读写控制电路包括地址译码电路、读写使能控制电路、数据读写通路电路；所述地址译码电路采用全静态逻辑完成地址译码；所述读写使能控制电路采用全静态逻辑进行功能设计，由读使能信号和写使能信号参与列译码，读使能信号生成灵敏放大器使能信号，读使能信号和写使能信号控制生成预充时钟；所述数据读写通路电路由静态逻辑实现写操作，由高可靠性电压锁存型电压灵敏放大器实现读操作。本发明能够在实现高性能的同时，大大降低时钟功耗，提高电路的稳定性，最终达到高可靠性的设计要求。
一种读写控制电路存储器

[发明专利]在存储服务器中进行基于管线的存取管理的方法及设备-CN202010000704.4有效
发明人：曾国辅;张正岳;邱冠凯 -专利权人：香港商希瑞科技股份有限公司
申请日： 2020-01-02 - 公布日： 2023-03-28 - 主分类号： G11C7/10 文献下载
摘要：本发明公开了用来在存储服务器中进行基于管线的存取管理的方法以及设备，所述方法包括：因应将用户数据写入所述存储服务器的请求，利用所述存储服务器中的主装置将所述用户数据写入所述存储服务器的存储装置层并且以所述存储服务器的管线架构开始处理对应于写入所述用户数据的所述请求的对象写入指令；利用所述主装置将对应于所述用户数据的元数据输入所述管线架构中的管线；以及利用所述主装置以所述管线的第一快取模块快取所述元数据，以控制所述存储服务器不产生所述元数据的写入放大即完成所述请求，其中所述第一快取模块是在所述存储装置层外部的硬件管线模块。本发明可解决Ceph相关控制所导致的存储装置的写入放大问题和成本问题。
存储服务器进行基于管线存取管理方法设备

[发明专利]半导体器件-CN201811440442.2有效
发明人：金雄来 -专利权人：爱思开海力士有限公司
申请日： 2018-11-29 - 公布日： 2023-03-28 - 主分类号： G11C7/10 文献下载
摘要：半导体器件包括锁存数据生成电路和列路径电路。当半导体器件进入图案输入模式时，锁存数据生成电路从外部信号中提取图案数据并且从提取的图案数据中生成锁存的数据。列路径电路在图案输入模式下输入写入命令时存储锁存的数据，并且在从输入写入命令的时间点开始经过写入等待时间之后，从存储在列路径电路中的锁存的数据生成模式数据。
半导体器件

[发明专利]包括计数电路块的半导体系统-CN201811479858.5有效
发明人：郑承奎;洪道善;禹洙海;河昌秀 -专利权人：爱思开海力士有限公司
申请日： 2018-12-05 - 公布日： 2023-03-28 - 主分类号： G11C7/10 文献下载
摘要：一种半导体系统可以包括存储器件和控制器。存储器件可以包括多个存储层。每个存储层可以包括交替层叠的字线和位线。控制器可以控制针对包括在存储器件中的存储层的数据的操作。控制器可以包括用于对字线和位线的访问次数进行计数的计数电路块。计数电路块可以包括与层叠的字线对应的多个x计数块和与层叠的位线对应的多个y计数块。x计数块可以根据存储层之中相应存储层的选择信号而对选中字线的访问次数进行计数。y计数块可以根据相应存储层的选择信号而对选中位线的访问次数进行计数。
包括计数电路半导体系统

[发明专利]用于裸片上存储器终止的方法和采用所述方法的存储器装置和系统-CN201880075881.X有效
发明人： G·霍韦;E·J·斯特夫;T·H·金斯利;M·A·布莱瑟 -专利权人：美光科技公司
申请日： 2018-07-30 - 公布日： 2023-03-28 - 主分类号： G11C7/10 文献下载
摘要：本发明提供涉及具有裸片上终止ODT的存储器操作的方法、系统和设备。存储器装置可被配置成在第二部分(例如，排)处的多个通信期间在第一部分(例如，排)处提供ODT。举例来说，存储器装置可接收指示第一部分执行第一通信并且指示第二部分进入ODT模式的第一命令。所述装置可在所述第二部分处于所述ODT模式中时执行所述第一部分与主机的所述第一通信。所述装置可接收指示所述第一部分执行第二通信的第二命令，且所述装置可在所述第二部分保持于所述ODT模式中时执行与所述第一部分的所述第二通信。所述第二部分可在所指示数目的通信内或在被指示退出所述ODT模式之前保持于所述ODT模式中。
用于裸片上存储器终止方法采用装置系统

[发明专利]驱动电路和半导体存储器-CN202211096287.3在审
发明人：李梦凡;田凯;张海瑞;朱玲;纪一凡 -专利权人：长鑫存储技术有限公司
申请日： 2022-09-08 - 公布日： 2023-03-21 - 主分类号： G11C7/10 文献下载
摘要：本公开提供一种驱动电路和半导体存储器，第一控制单元的控制端接收第一驱动信号，第一端连接第一电源端，第二端连接第一阻抗网络的第一端，第一阻抗网络的控制端接收第一原始校正信号，第二端连接输入输出端。第一控制单元控制第一阻抗网络内晶体管是否接通第一电源端，第一阻抗网络基于第一原始校正信号控制第一阻抗网络内晶体管的状态以校正第一阻抗网络的电阻值，并且第一控制单元在第一驱动信号的控制下控制第一阻抗网络内晶体管接通第一电源端，且第一阻抗网络在第一原始校正信号的控制下控制第一阻抗网络内晶体管关闭时，从输入输出端来看，第一阻抗网络内晶体管处于截止状态，从而能够减小输入输出端上的电容，提高数据传输质量。
驱动电路半导体存储器

[发明专利]存储器控制器及存储器控制器的操作方法-CN201811019109.4有效
发明人：尹皓重 -专利权人：爱思开海力士有限公司
申请日： 2018-09-03 - 公布日： 2023-03-21 - 主分类号： G11C7/10 文献下载
摘要：本发明涉及一种存储器控制器，该存储器控制器在主机的请求下控制包括多个存储器单元的半导体存储器装置的操作。该存储器控制器包括数据转换单元。数据转换单元通过将第一数据与先前编程的第二数据比较来转换来自主机的第一数据。
存储器控制器操作方法

[实用新型]LPDDR5内存的调压装置和电子设备-CN202223175008.0有效
发明人：于永华 -专利权人：深圳市讯盾科技有限公司
申请日： 2022-11-29 - 公布日： 2023-03-21 - 主分类号： G11C7/10 文献下载
摘要：本实用新型实施例提供了一种LPDDR5内存的调压装置，包括LPDDR5内存、CPU处理器、EC控制器、EEPROM存储器、PCA多路复用器、DC/DC转换器、ADC转换器和过压锁存器，其中CPU处理器与EC控制器之间通过LPC总线连接，与EEPROM存储器之间通过SMBUS总线连接，与PCA多路复用器之间通过SMBUS总线连接，PCA多路复用器与DC/DC转换器之间通过I2C总线连接，DC/DC转换器与LPDDR5内存的供电端连接，EC控制器具有使能端和检测端，使能端电性连接至DC/DC转换器，检测端经ADC转换器电性连接至LPDDR5内存的供电线路上，过压锁存器连接至EC控制器和LPDDR5内存的供电线路上。
lpddr5 内存调压装置电子设备

[发明专利]包括时钟路径的半导体装置及半导体系统-CN202210979197.2在审
发明人：韩允泽;李祥铢 -专利权人：爱思开海力士有限公司
申请日： 2022-08-16 - 公布日： 2023-03-17 - 主分类号： G11C7/10 文献下载
摘要：公开了包括时钟路径的半导体装置及半导体系统。该半导体装置包括内部时钟生成电路、停止控制电路和数据时钟生成电路。内部时钟生成电路基于参考时钟信号来生成多个内部时钟信号。停止控制电路基于参考时钟信号和多个内部时钟信号来生成停止信号和时钟电平信号。数据时钟生成电路基于多个内部时钟信号、停止信号和时钟电平信号来生成数据时钟信号和互补数据时钟信号。
包括时钟路径半导体装置系统

[发明专利]具有输入缓冲电路的半导体装置和存储器系统-CN201810077402.X有效
发明人：李承镐 -专利权人：爱思开海力士有限公司
申请日： 2018-01-26 - 公布日： 2023-03-17 - 主分类号： G11C7/10 文献下载
摘要：本发明提供一种输入缓冲电路，其包括：高电压保护单元，其联接到焊盘并且包括共同联接到输出信号节点的低电压通过单元和高电压通过单元。当落入第一电压范围内的第一电压通过焊盘被施加时，低电压通过单元可以将第一电压传递到输出信号节点。当落入比第一电压范围高的第二电压范围内的第二电压通过焊盘被施加时，高电压通过单元可以将比第二电压低的第三电压传递到输出信号节点。
具有输入缓冲电路半导体装置存储器系统

[实用新型]用于直写光刻设备的数据传输系统-CN202222297064.5有效
发明人：周明如 -专利权人：合肥芯碁微电子装备股份有限公司
申请日： 2022-08-30 - 公布日： 2023-03-17 - 主分类号： G11C7/10 文献下载
摘要：本实用新型公开了一种用于直写光刻设备的数据传输系统，所述用于直写光刻设备的数据传输系统包括：上位机，上位机包括X个第一输出端口；数据储存与分发模块，数据储存与分发模块包括X个第一接收端口和Y个第二输出端口；N个数据处理板，N个数据处理板通过第二接收端口分别与第二输出端口一一对应连接；N个图形显示器，N个图形显示器与N个数据处理板一一对应连接。采用该用于直写光刻设备的数据传输系统可以解决因上位机中端口数量有限使得上位机数量增加的问题，节约设备成本，以及提升数据的传输速率以增加性能。
用于光刻设备数据传输系统

[发明专利]具有片内终结电路的非易失性存储器和包括其的存储器件-CN202211407966.8在审
发明人：金恩智;朴廷埈;任政燉;郑秉勋;崔荣暾 -专利权人：三星电子株式会社
申请日： 2018-05-16 - 公布日： 2023-03-14 - 主分类号： G11C7/10 文献下载
摘要：非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
具有终结电路非易失性存储器包括存储器件

[发明专利]用于存储器处理单元架构的层间通信技术-CN202180042480.6在审
发明人： J·博蒂默尔;M·施丹;C·刘;T·韦斯利;卢伟 -专利权人：麦姆瑞克斯公司
申请日： 2021-08-31 - 公布日： 2023-03-14 - 主分类号： G11C7/10 文献下载
摘要：存储器处理单元(MPU)可以包括第一存储器、第二存储器、多个处理区域以及控制逻辑。第一存储器可以包括多个区域。多个处理区域可在第一存储器的所述多个区域之间交错。处理区域可以包括多个计算核心。第二存储器可被耦合至多个处理区域。控制逻辑可配置处理区域中的一个或更多个处理区域的计算核心与第一存储器的对应相邻区域之间的数据流。控制逻辑还可配置第二存储器与处理区域中的一个或更多个处理区域的计算核心之间的数据流。控制逻辑还可配置处理区域中的一个或更多个相应处理区域内的计算核心之间的数据流。
用于存储器处理单元架构通信技术

[发明专利]具有存储体分配的多端口非易失性存储器设备以及相关系统和方法-CN202080055226.5有效
发明人： Y·贝瑟尔;C·济特劳;S·罗斯纳;K·达农;A·罗尚曼 -专利权人：赛普拉斯半导体公司
申请日： 2020-07-20 - 公布日： 2023-03-14 - 主分类号： G11C7/10 文献下载
摘要：一种非易失性存储器设备可以包括：串行端口，其包括：至少一个串行时钟输入；以及至少一个串行数据输入/输出(I/O)，其被配置为与至少一个串行时钟输入同步地接收命令、地址和写入数据。至少一个并行端口可以包括：多个命令地址输入，其被配置为以并行位的组接收命令和地址数据；以及多个单向数据输出，其被配置为在数据时钟信号的上升沿和下降沿并行地输出读取数据。多个存储体中的每一个可以包括非易失性存储器单元，并且能够被配置用于由串行端口或并行端口访问。当存储体被配置用于由串行端口访问时，存储体不能由至少一个并行端口访问。还公开了相关方法和系统。
具有存储分配多端非易失性存储器设备以及相关系统方法

[发明专利]半导体器件及其操作方法-CN201810820215.6有效
发明人：金暎勋 -专利权人：爱思开海力士有限公司
申请日： 2018-07-24 - 公布日： 2023-03-14 - 主分类号： G11C7/10 文献下载
摘要：本发明公开了一种半导体器件及其操作方法。半导体器件包括：时钟发生电路，其适用于在写入均衡操作期间产生分别与外部时钟的上升时钟和下降时钟相对应的第一写入时钟和第二写入时钟，而在写入操作期间基于上升时钟通过将写入命令延迟预定时间来产生输入时钟；第一传输线，其适用于将第一写入时钟或输入时钟作为第一传输时钟来传输；以及第二传输线，其适用于将第二写入时钟作为第二传输时钟来传输。
半导体器件及其操作方法