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[发明专利]基于改进粒子群算法的数字组合逻辑电路优化设计方法-CN202310963798.9在审
发明人：曾红丽;王瑞祥;郭艳东;颜晓红 -专利权人：南京邮电大学
申请日： 2023-08-02 - 公布日： 2023-10-27 - 主分类号： G06F30/337 文献下载
摘要：本发明提供一种基于改进粒子群算法的数字组合逻辑电路优化设计方法，该设计方法包括初始化步骤、能量值计算步骤和迭代更新步骤，初始化步骤采用均匀分布随机函数和电路矩阵编码规则对粒子进行初始化，能量值计算步骤对完成初始化或迭代更新后的粒子进行能量值计算，迭代更新步骤对能量值计算完成后的粒子进行速度矩阵、位置矩阵的迭代更新，并选出种群最优粒子位置等变量；重复上述步骤直到最大迭代次数或找到能量函数的最优解；本发明采用的改进粒子群优化算法，可以高效地获得门级数量最少且满足功能要求的数字组合逻辑电路。
基于改进粒子算法数字组合逻辑电路优化设计方法

[发明专利]一种数字芯片及其生成方法-CN202210332104.7在审
发明人：于亮亮;任春林;李鹏举;黄俊林 -专利权人：华为技术有限公司
申请日： 2022-03-31 - 公布日： 2023-10-24 - 主分类号： G06F30/337 文献下载
摘要：本申请实施例公开了一种数字芯片及其生成方法，涉及芯片领域，能够采用较少的向量检测出数字芯片中较多的Fault，降低测试成本，节省测试时间。具体方案为：数字芯片外部设置有第一管脚，数字芯片内部包括第一门控时钟电路、第一逻辑电路，以及第一观测电路，第一门控时钟电路的使能端耦合至第一观测电路，第一门控时钟电路的输出端耦合至第一逻辑电路的时钟输入端，第一观测电路用于采集第一门控时钟电路的使能端的信号，并将第一门控时钟电路的使能端的信号提供给第一管脚。
一种数字芯片及其生成方法

[发明专利]用于集成电路的超低失效率上界估计方法、装置及介质-CN202310911877.5在审
发明人：潘仲豪 -专利权人：上海超捷芯软科技有限公司
申请日： 2023-07-24 - 公布日： 2023-10-20 - 主分类号： G06F30/337 文献下载
摘要：本发明的实施方式提供了一种用于集成电路的超低失效率上界估计方法、装置及介质。该方法包括：确定压扩因子集合以及压扩因子对应的采样点总数量；根据所述压扩因子集合和所述采样点总数量集合，基于仿真确定失效样本数量集合；其中，所述失效样本数量集合中包含多个失效样本数量，且所述失效样本数量集合中的失效样本数量与压扩因子集合中的压扩因子一一对应；根据所述失效样本数量集合，确定所述压扩因子集合中各个压扩因子分别对应的压扩区间；根据所述压扩因子集合以及各个压扩因子分别对应的压扩区间，通过线性规划得到所述待估计集成电路的实际失效率的实际上界。本发明提升了集成电路失效率上界确定的精确度。
用于集成电路失效上界估计方法装置介质

[发明专利]用于优化数字逻辑电路的方法、计算机设备及存储介质-CN202311147763.4在审
发明人：邢自然 -专利权人：芯行纪科技有限公司
申请日： 2023-09-07 - 公布日： 2023-10-20 - 主分类号： G06F30/337 文献下载
摘要：本申请提供一种用于优化数字逻辑电路的方法、计算机设备及存储介质，通过将数字逻辑电路转换为布尔逻辑网络，并将布尔逻辑网络转换为约束冲突图，基于该约束冲突图得到用于优化数字逻辑电路的第一独立集，以达到在全局层面下高效求解约束下的资源优化的目的，从而使得EDA工具可以在较短的运行时间内优化电路。
用于优化数字逻辑电路方法计算机设备存储介质

[发明专利]一种时序性能调整方法及装置-CN202310843149.5有效
发明人：李玉洁;刘洋;蔡刚;魏育成 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2023-07-11 - 公布日： 2023-10-20 - 主分类号： G06F30/337 文献下载
摘要：本发明提供一种时序性能调整方法，包括：预定义优化次数阈值和关键路径延时预期值；对当前电路进行时序分析并返回关键路径延时信息；基于所述关键路径延时信息和当前优化次数判断所述当前电路是否满足所述优化次数阈值或关键路径延时预期值，若满足，则对所述当前电路进行优化后的编译操作，若不满足，则执行时序优化操作，得到本次优化后的电路，判断其时序性能是否提升。通过定义优化次数阈值，防止优化死循环，如果一直无法满足电路时序要求，无法退出，和关键路径延时预期值有效防止过度优化，提高整体电路布局效率；提高布局优化效果和提高布局优化效率，提高电路的性能。本发明提供的装置具有相应优势。
一种时序性能调整方法装置

[发明专利]一种现场可编程逻辑门阵列电路的优化方法、装置及设备-CN202310717561.2在审
发明人：赵楠;宋英利;袁维超 -专利权人：核工业理化工程研究院
申请日： 2023-06-16 - 公布日： 2023-10-13 - 主分类号： G06F30/337 文献下载
摘要：本发明提供一种现场可编程逻辑门阵列电路的优化方法、装置及设备，方法包括：获取寄存器传输级描述文件，将所述寄存器传输级描述文件转换为初始现场可编程逻辑门阵列电路；根据初始现场可编程逻辑门阵列电路中的目标节点，构造所述目标节点的逻辑关系有向图；根据所述逻辑关系有向图，确定所述初始现场可编程逻辑门阵列电路中的可优化节点和不可优化节点；对所述初始现场可编程逻辑门阵列电路中的可优化节点进行优化，得到优化后的现场可编程逻辑门阵列电路。本发明的方案，能够对现场可编程逻辑门阵列电路进行优化，能够降低电路延迟，提高时序，提升电路的运行速度。
一种现场可编程逻辑门阵列电路优化方法装置设备

[发明专利]一种自动生成环形振荡器版图的方法-CN202310845261.2在审
发明人：曾祥芮;杨璐丹;潘伟伟 -专利权人：杭州广立微电子股份有限公司
申请日： 2023-07-11 - 公布日： 2023-10-13 - 主分类号： G06F30/337 文献下载
摘要：本发明提供一种自动生成环形振荡器版图的方法，包括：布局规划和基本单元级间输入输出端口连线；所述基本单元包括与非门和反相器；其中布局规划的方法包括：获取预设的多种单元尺寸；计算得到所述多种单元尺寸分别在相互正交的两个方向上的最大公约数；计算得到所述基本单元在所述所占区域的第一坐标，并存储所述第一坐标；基于所述第一坐标和所述基本单元的级数完成所述基本单元的摆放。避免了较为复杂繁琐的软件全流程设计，绕线结果可控性更好；提升了环形振荡器版图设计效率，能大幅缩短设计时间，可重用性高。
一种自动生成环形振荡器版图方法

[发明专利]一种基于演化策略的近似电路逻辑综合优化方法-CN201710996146.X有效
发明人：陶砚蕴;王沁宇;姜鑫;张立军 -专利权人：苏州大学
申请日： 2017-10-23 - 公布日： 2023-10-13 - 主分类号： G06F30/337 文献下载
摘要：本发明公开了一种基于演化策略的近似电路逻辑综合优化方法，可以对电路面积和功耗以及逻辑功能比例三个参数同时优化，找出电路逻辑功能和面积/功耗之间的最大交替损益；本发明的基于演化的优化方法具有解决非线性问题的能力，在较大的搜索空间内，找到近似最优的解。
一种基于演化策略近似电路逻辑综合优化方法

[发明专利]一种基于设计空间激励分配的翼型升阻比优化方法及系统-CN202311033162.0在审
发明人：梅立泉;海春龙 -专利权人：西安交通大学
申请日： 2023-08-16 - 公布日： 2023-10-10 - 主分类号： G06F30/337 文献下载
摘要：本发明提供一种基于设计空间激励分配的翼型升阻比优化方法及系统，方法包括：对需要优化的翼型外形进行参数化，并获取翼型优化问题的描述形式；选取翼型设计空间中的样本点，并对其所描述的翼型进行计算获取升阻比，建立初步的设计变量到目标变量的全局径向基插值模型和局部径向基插值模型；使用教与学优化方法和社会学系粒子群方法进行优化；使用设计空间激励分配策略驱动两个优化器协调工作，产生设计空间中的预选群体；使用复预选策略更新预选群体，进行计算后补充样本，并更新模型，直至达到收敛条件后结束优化，通过对可表示翼型外形的设计参数空间的探索和开发来确定翼型设计参数，节省仿真评估次数，在降低计算成本的同时保证优化质量。
一种基于设计空间激励分配翼型升阻优化方法系统

[发明专利]功耗分析方法、装置、电子设备及存储介质-CN202310826517.5在审
发明人：陈普凡;蔡泽鉴;唐辉艳 -专利权人：平头哥（上海）半导体技术有限公司
申请日： 2023-07-06 - 公布日： 2023-10-03 - 主分类号： G06F30/337 文献下载
摘要：本申请实施例提供了一种功耗分析方法、装置、电子设备及存储介质，该功耗分析方法包括：根据待分析芯片的门级网表和波形信息，获得翻转信息，其中，波形信息用于指示待分析芯片中晶体管的运行状态，翻转信息用于指示基于波形信息待分析芯片中发生翻转的晶体管；根据门级网表和翻转信息，从待分析芯片包括的时序路径中确定关键时序路径，其中，关键时序路径包括的至少部分晶体管基于波形信息发生过翻转；生成包括关键时序路径的功耗分析结果。基于本方案提供的功耗分析结果可以更有针对性的对待分析芯片的架构设计进行优化，以提高基于功耗分析结果对待分析芯片进行优化的效率。
功耗分析方法装置电子设备存储介质

[发明专利]用于设计电路的方法、装置、设备、介质以及程序产品-CN202210272815.X在审
发明人：李钘;严红理;陈磊;袁明轩;万玉鹏 -专利权人：华为技术有限公司
申请日： 2022-03-18 - 公布日： 2023-09-22 - 主分类号： G06F30/337 文献下载
摘要：本公开的各实施例涉及用于设计电路的方法、装置、设备、介质以及程序产品。一种用于设计电路的方法包括：通过考虑与多个电路评估指标相关联的多个电路特征以及这些电路评估指标的优先级来将电路描述文件中的电路元素表示划分成大小相对均衡的多个集合，并且基于所获得的多个集合来执行并行逻辑综合。以此方式，可以实现兼顾逻辑综合的效率和质量。
用于设计电路方法装置设备介质以及程序产品

[发明专利]一种电路时序修复的方法、计算机设备、存储介质-CN202310791067.0在审
发明人：葛观明;欧昭聪;潘成超 -专利权人：声龙（新加坡）私人有限公司
申请日： 2023-06-29 - 公布日： 2023-09-19 - 主分类号： G06F30/337 文献下载
摘要：本公开实施例提供了一种电路时序修复的方法、计算机设备、存储介质，所述电路时序修复的方法，用于对芯片进行时序修复，所述方法包括：在建立时间的约束环境下对路径进行静态时序分析，得到静态时序分析的第一分析结果，判断所述第一分析结果中的最差负时序裕量的路径的逻辑级数是否超过第一阈值且无修复余量，如果是，则更换环境为保持时间的约束环境，并在所述保持时间的约束环境下重新生成时钟树，如果不是，则在当前建立时间的约束环境下进行时序修复，当修复完成后，判断修复结果如果不满足预设要求，则更换环境为保持时间的约束环境，并在所述保持时间的约束环境下重新生成时钟树。
一种电路时序修复方法计算机设备存储介质

[发明专利]一种高速算法接口电路结构及其控制方法-CN202011317256.7有效
发明人：何宁宁;刘戬 -专利权人：北京中电华大电子设计有限责任公司
申请日： 2020-11-23 - 公布日： 2023-09-08 - 主分类号： G06F30/337 文献下载
摘要：本发明涉及一种高速算法接口电路结构及其控制方法，其包括：输入数据帧解析模块、输入控制流缓冲模块、输入数据流缓冲模块、算法模块和输出缓冲模块；输入数据帧解析模块对信号A进行帧结构解析，脱去数据安全防护，生成控制流信号B和数据流信号D；输入控制流缓冲模块和输入数据流缓冲模块分别暂存控制流信号B和数据流信号D，并根据先入先出原则分别弹出信号C和信号E；算法模块根据信号C和信号E启动运算，得到运算结果信号F；输出缓冲模块暂存信号F，并根据先入先出原则弹出信号G。本发明分别设置控制流和数据流缓冲，可灵活配置控制流与数据流信号，适用于具有高速算法吞吐率和算法运算配置实时改变需求的应用场景。
一种高速算法接口电路结构及其控制方法

[发明专利]一种车规ASIL-D芯片的动态电压调整方法-CN202310607287.3在审
发明人：骆贞平;梅文超 -专利权人：无锡摩芯半导体有限公司
申请日： 2023-05-26 - 公布日： 2023-08-29 - 主分类号： G06F30/337 文献下载
摘要：本发明提供一种车规ASIL‑D芯片的动态电压调整方法，包括以下流程：将芯片上电启动完成后，可以配置各MONengine的工作频率，MONengine的工作频率要高于周围模块的工作频率；RCORE通过uart连接各模块通信，发送广播命令，配置各MONengine开始运算，运算完成后，其结果通过uart给CKengine，CKengine校验各MONengine计算结果是否正确，并根据校验结果配置DCDC进行减低或者升高电压。该调整方法中，根据芯片升温后载流子活性提高，可适当减低电压原理，电路也可以正常工作的原理，较传统电压调整的方法可以调节的电压更低，从而达到更低功耗，其配置过程简单，无需收集数据后再配置，可根据芯片的工作状态实时配置。
一种 asil 芯片动态电压调整方法

[发明专利]一种面向异构加速卡的多功能DMA设计方法及系统-CN202310657333.0在审
发明人：朱兴洪;陈品良;张振荣 -专利权人：广西大学
申请日： 2023-06-05 - 公布日： 2023-08-22 - 主分类号： G06F30/337 文献下载
摘要：本发明公开了一种面向异构加速卡的多功能DMA设计方法及系统包括，在DMA逻辑结构上采用自顶向下的方式进行优化布局，数据通信接口采用统一的AXI标准接口兼容，并对DMA控制器功能进行模块化设计；本发明通过Block design的开发设计，只需要简单互联就完成了整个DMA控制器的系统结构；摒弃了传统通过RTL代码手动连接的方式，有助于设计结构的优化布局，保证了数字系统的稳定性、可靠性和可移植性；同时，模块内部寄存器配置统一采用BRAM接口，采用BRAM接口简化了总线操作，减少了互联资源消耗；此外，BRAM接口还能直接与RAM连接，实现主机直接进行整块数据访问；通过AXI4接口从DDR4中将数据读出，既减少了FPGA采用RAM做缓存的资源消耗，同时还能降低了FPGA的功耗。
一种面向加速卡多功能 dma 设计方法系统

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