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[发明专利]测试电子被测试器件的装置、方法以及计算机软件产品-CN202310256550.9在审
发明人：塔尔·克莱因;罗尼·阿布布尔;埃雷兹·格拉斯伯格;约拉姆·阿维格多 -专利权人：华邦电子股份有限公司
申请日： 2023-03-16 - 公布日： 2023-10-17 - 主分类号： G01R31/3183 文献下载
摘要：一种用于产生自动测试设备(ATE)测试样型以对电子被测试器件(DUT)进行测试的装置、方法以及计算机软件产品，所述电子DUT包括电路系统、至少一个输入端口及至少一个输出端口。所述装置包括存储器及处理器。存储器被配置成存储：(i)IC的硬体验证语言(HVL)模型，所述HVL模型包括对所述至少一个DUT输入端口进行建模的模型输入以及对所述至少一个DUT输出端口进行建模的模型输出，所述HVL模型被配置成在忽视电路系统的情况下响应于模型输入的逻辑状态来确定模型输出的逻辑状态；以及(ii)仿真程序，被配置成对DUT的HVL模型进行仿真。处理器被配置成通过运行仿真程序来针对DUT产生ATE测试样型。
测试电子器件装置方法以及计算机软件产品

[发明专利]芯片时钟网络延时交叉验证测试方法-CN202310664603.0有效
发明人：夏显召;翟瑞卿;李予佳;李明阳;赵瑞;吴含冰;戎辉;董长青;姜国凯 -专利权人：中国汽车技术研究中心有限公司;中汽研软件测评（天津）有限公司
申请日： 2023-06-07 - 公布日： 2023-09-19 - 主分类号： G01R31/3183 文献下载
摘要：本发明涉及一种芯片时钟网络延时交叉验证测试方法，涉及芯片测试技术领域，通过将测试向量输入至N颗同批次、同型号的待测芯片；控制OCC电路At‑speed模式提供的时钟信号作为待测芯片内各触发器的控制时钟；将来自各待测芯片的触发器输出信号进行异或运算，实现批量交叉验证。
芯片时钟网络延时交叉验证测试方法

[发明专利]扫描链及其设计方法和基于扫描链的串行扫描复位方法-CN202011380054.7有效
发明人：刘勋;张倬 -专利权人：海光信息技术股份有限公司
申请日： 2020-11-30 - 公布日： 2023-09-05 - 主分类号： G01R31/3183 文献下载
摘要：本公开提供一种扫描链及其设计方法和基于扫描链的串行扫描复位方法，该方法包括：提供扫描链，扫描链包括串行级联的多个设定寄存器，其中，除扫描链的起始的设定寄存器之外的每个设定寄存器的扫描/复位输入端连接到上一相邻的设定寄存器的复位输出端；使扫描链处于扫描/复位模式，向起始的设定寄存器的扫描/复位输入端施加复位数据信号，提供时钟输入，进行串行扫描复位且使得除扫描链的起始的设定寄存器之外的每个设定寄存器的扫描/复位数据输入端被输入复位数据信号。本公开基于多个设定寄存器串行级联形成扫描链，复用扫描链进行串行扫描，将复位数据信号扫描入所有的寄存器，实现所有寄存器的复位功能，节省大量连线资源与寄存器面积。
扫描及其设计方法基于串行复位

[发明专利]基于隐马尔可夫模型的电路测试方法、存储介质及装置-CN202010979020.3有效
发明人：詹文法;华铭;江健生;蔡雪原;冯学军;彭登辉 -专利权人：安庆师范大学
申请日： 2020-09-17 - 公布日： 2023-06-30 - 主分类号： G01R31/3183 文献下载
摘要：本发明公开了基于隐马尔可夫模型的电路测试方法、存储介质及装置，所述方法包括：自动测试向量生成工具根据导入的电路结构图随机生成针对该电路的测试向量集；根据随机生成的测试向量集，进行电路测试并基于隐马尔可夫模型判断电路是否温度过高；若电路不存在温度过高问题则直接将测试向量集输入到自动测试设备ATE中，进行电路测试；若电路存在温度过高问题，对测试向量集进行重排序减少测试向量之间的翻转得到更新的测试向量集，将更新的测试向量集输入到自动测试设备ATE中，进行电路测试；本发明的优点在于：有效控制测试温度，降低了损坏芯片的风险，提高了测试的可靠性。
基于隐马尔可夫模型电路测试方法存储介质装置

[发明专利]用于数字逻辑器件的测试方法及测试系统-CN202310034782.X在审
发明人：罗俊杰;庞明奇;乔秀铭;刘净月;焦慧娟;席雨 -专利权人：航天科工防御技术研究试验中心
申请日： 2023-01-10 - 公布日： 2023-05-26 - 主分类号： G01R31/3183 文献下载
摘要：本申请提供一种用于数字逻辑器件的测试方法及测试系统。基于测试得到的四个延迟时间获得边沿上升时间和边沿下降时间，实现数字逻辑器件的边沿上升时间和边沿下降时间的自动化测试。本申请的方案，提高了测试效率，降低了测试成本，并且通用性强，易于移植。
用于数字逻辑器件测试方法系统

[发明专利]基于代价损失因子的扫描链及组合逻辑故障诊断方法-CN202310100980.1在审
发明人：钱静洁;马凌 -专利权人：无锡玖熠半导体科技有限公司
申请日： 2023-02-10 - 公布日： 2023-05-12 - 主分类号： G01R31/3183 文献下载
摘要：本申请公开基于代价损失因子的扫描链及组合逻辑故障诊断方法，涉及EDA检测领域，通过检测待测芯片找出所有故障扫描链并判断故障类型；使用ATPG测试模式集来确定故障扫描链中可疑扫描单元的可疑范围；依次在可疑范围内的每个候选扫描单元注入与故障扫描链相同类型的故障，通过比较候选扫描单元的模拟响应及故障电路响应计算故障扫描链的代价损失因子，确定故障扫描链的目标故障点位；修改目标故障点位，将当前周期累计的总代价损失因子与前一周期内累计比较；若总代价损失因子不小于前一周期时，确定所有故障点并结束芯片故障诊断；该方案可以节省外围硬件开销，还能精准定位每个故障扫描链上的故障点，提高诊断效率和检测精度。
基于代价损失因子扫描组合逻辑故障诊断方法

[发明专利]一种电路时序测量系统、方法、装置及可读存储介质-CN202211448306.4在审
发明人：刘畅;张广乐;季冬冬 -专利权人：苏州浪潮智能科技有限公司
申请日： 2022-11-18 - 公布日： 2023-04-07 - 主分类号： G01R31/3183 文献下载
摘要：本发明提出的一种电路时序测量系统、方法、装置及可读存储介质，所述系统包括：Header连接器、ADC模数转换芯片、FPGA和上位机；Header连接器与ADC模数转换芯片输入端信号连接，ADC模数转换芯片输出端与FPGA信号连接，FPGA与上位机信号连接；所述Header连接器通过导线连接待测电路板的待测信号，完成待测信号的采集后发送至ADC模数转换芯片；ADC模数转换芯片将待测信号采样转换成数字信号并发送至FPGA，FPGA将采样后的数据传输给上位机，上位机利用预设的内置解析软件解析数字信号，自动计算出各个信号之间的时序差异值，并图形化地显示信号波形。本发明无需使用示波器，通过一次采集即可完成对所有被采集信号的时序测量，大大缩短测试用时。
一种电路时序测量系统方法装置可读存储介质

[发明专利]晶圆测试方法-CN202211658295.2在审
发明人：王玉冰;韩洋 -专利权人：西安紫光国芯半导体有限公司
申请日： 2022-12-22 - 公布日： 2023-03-24 - 主分类号： G01R31/3183 文献下载
摘要：本申请公开了一种晶圆测试方法。该晶圆测试方法包括：获取待测晶圆并确定测试需求；在待测晶圆的各指定端口组之间设置可编程逻辑器件；基于测试需求，对每一可编程逻辑器件赋值，给各端口组提供数值，形成测试模板；利用晶圆测试机对测试模板进行测试。上述方法，在晶圆的端口之间设置可编程逻辑器件，在晶圆测试前，通过可编程逻辑器件给待测晶圆提供端口数据，使待测晶圆的端口处于实现待测的电性功能特定的连接模板，不依赖存储晶圆提供端口数据，晶圆测试可以在3D封装前进行，若测试不通过，不需要返工拆卸，降低了生产成本。
测试方法

[发明专利]自动协助电路验证-CN202180049025.9在审
发明人： D·E·伯吉斯 -专利权人：特克特朗尼克公司
申请日： 2021-07-08 - 公布日： 2023-03-14 - 主分类号： G01R31/3183 文献下载
摘要：一种方法，包括：将制造的电路的节点分类为优先级节点，并且将节点分类为次级节点；通过自动指定第一优先级节点以用于验证，并且查明来自第一优先级节点的测量信号是否满足第一优先级节点的通过‑失败准则，来评估第一优先级节点；当来自第一优先级节点的测量信号满足通过‑失败准则时，通过自动指定第二优先级节点以用于验证，并且查明来自第二优先级节点的测量信号是否满足所述第二优先级节点的通过‑失败准则，来评估第二优先级节点；以及当来自第一优先级节点的测量信号不满足通过PC失败准则时，通过自动指定第一次级节点以用于验证，并且查明来自第一次级节点的测量信号是否满足第一次级节点的通过‑失败准则，来评估第一次级节点。
自动协助电路验证

[发明专利]通用可配置的芯片测试电路-CN202011108514.0有效
发明人：李鑫;曾永红;晋超超;徐艺轩 -专利权人：天津津航计算技术研究所
申请日： 2020-10-16 - 公布日： 2023-03-14 - 主分类号： G01R31/3183 文献下载
摘要：本发明属于硬件设计技术领域，具体涉及一种通用可配置的芯片测试电路，包括：测试芯片插座、主控FPGA和多种通讯协议的外围接口电路；所述测试芯片插座作为被测芯片的载体，实现被测芯片与外围接口电路和被测芯片与主控FPGA之间的通讯；所述主控FPGA负责根据待测芯片的功能和类型产生不同的测试向量和通讯协议，对外围接口电路中与待测芯片对应的测试接口进行切换；所述多种通讯协议的外围接口电路中包括多种通讯协议的外围测试接口，用于实现不同待测芯片的测试物理通路。本发明有效解决了不同芯片测试需要重新进行测试板卡设计的问题，适合于具有相同封装的不同类型的芯片测试系统，可以有效的测试通讯类芯片的功能。
通用配置芯片测试电路

[发明专利]基于半静态D触发器的支持可测性设计的电路-CN202210455914.1有效
发明人：范志军;李楠;薛可;段恋华;郭海丰 -专利权人：深圳比特微电子科技有限公司
申请日： 2022-04-28 - 公布日： 2022-12-16 - 主分类号： G01R31/3183 文献下载
摘要：本公开涉及基于半静态D触发器的支持可测性设计的电路。提供基于半静态D触发器的支持可测性设计的电路，能够在工作模式或测试模式下工作，电包括：时钟模块，配置为在测试模式下提供测试时钟信号；逻辑单元，包括多个半静态D触发器，每个半静态D触发器包括串联耦接的动态锁存器和静态锁存器，其中每个半静态D触发器中的动态锁存器的保持时钟电平为第一时钟电平，在测试模式下，多个半静态D触发器基于测试时钟信号工作，在测试时钟信号的每个时钟周期中，第一时钟电平的持续时间满足动态锁存器的最低工作频率，以及至少部分半静态D触发器中的每个半静态D触发器构成电路中支持可测性设计的扫描链中扫描寄存器的至少部分。
基于静态触发器支持可测性设计电路

[发明专利]用于模拟缺陷可检测性分析的迅速且可扩展的方法-CN202180028414.3在审
发明人： M·巴特查亚;黄惠萍;A·范 -专利权人：美商新思科技有限公司
申请日： 2021-04-15 - 公布日： 2022-11-25 - 主分类号： G01R31/3183 文献下载
摘要：提供了检测模拟电路中的缺陷的系统和方法。方法包括：从网表识别通道连接块(CCB)，在仿真期间为待注入的CCB创建缺陷，通过基于将激励作为输入提供给CCB来执行CCB的第一模拟电路仿真，获得CCB的输出节点的第一测量数据，并且通过基于将激励作为输入提供给CCB并且注入缺陷来执行CCB的第二模拟电路仿真，获得CCB的输出节点的第二测量数据。所述方法可以进一步包括基于所述第一测量数据和所述第二测量数据确定缺陷类型。
用于模拟缺陷检测分析迅速扩展方法

[发明专利]测试设备-CN201911004963.8有效
发明人：金珍宇;李昌挥;承万镐 -专利权人：爱思开海力士有限公司
申请日： 2019-10-22 - 公布日： 2022-11-22 - 主分类号： G01R31/3183 文献下载
摘要：公开了一种测试设备。该测试设备包括：输入/输出(I/O)电路，其被配置为允许在输入/输出(I/O)焊盘与内部电路之间流动的静电被放电至电源线、地线或基板线；电容器电路，其被配置为执行从封装设计中提取的寄生电容的建模；以及放电电路，其被配置为允许在电容器电路中储存的电容被放电至基板线。
测试设备

[发明专利]基于锁存器的支持可测性设计的电路以及芯片测试方法-CN202210455904.8有效
发明人：范志军;薛可;田文博;刘建波;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2022-04-28 - 公布日： 2022-08-02 - 主分类号： G01R31/3183 文献下载
摘要：本公开涉及基于锁存器的支持可测性设计的电路以及芯片测试方法。提供一种基于锁存器的支持可测性设计的电路，能够在工作模式或测试模式下工作，包括时钟模块，配置为在测试模式下提供测试时钟信号；以及计算单元，包括至少一个锁存器链，每个锁存器链包括：串联耦接的多个锁存器，其中：在测试模式下，多个锁存器被划分为串联耦接的若干个锁存器对，在每个锁存器对中，第一锁存器和第二锁存器分别基于测试时钟信号的彼此不同的第一信号电平和第二信号电平进行锁存，以及至少一个多路选择器，每个多路选择器的输出端耦接到相应的一个第一锁存器对的输入端，并且与该第一锁存器对共同构成电路的支持可测性设计的扫描链的至少一部分。
基于锁存器支持可测性设计电路以及芯片测试方法

[发明专利]集成电路测试设备和方法-CN201880033001.2有效
发明人：米凯莱·波尔托拉恩 -专利权人：格勒诺布尔理工学院
申请日： 2018-05-17 - 公布日： 2022-07-15 - 主分类号： G01R31/3183 文献下载
摘要：本发明涉及一种测试设备，包括：测试装置(302)，具有用于存储数据处理指令的存储器(304)和一个或多个处理器，所述处理器被设计成当执行数据处理指令时执行测试代码(308)，以便对被测装置(102)执行测试操作，所述测试代码(308)定义应用于被测装置的测试仪器的一个或多个测试模式和一个或多个测试算法，所述测试代码具有独立于测试装置(302)和被测装置(102)之间的测试接口(106、08)的第一格式；以及接口控制器(310)，被设计成将测试代码执行期间由测试装置生成的通信转换成适合于测试接口的第二格式，并将来自被测装置(102)的通信转换成第一格式。
集成电路测试设备方法

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