[发明专利]高电压应用中的浮栅器件

说明书

本发明涉及高电压应用中的浮栅器件。本公开涉及半导体结构，更具体地涉及浮栅器件及制造方法。该结构包括：栅极结构，其包括栅极电介质材料和栅电极；以及垂直堆叠的电容器，其位于所述栅电极上方并与所述栅电极电连接。

技术领域

本公开涉及半导体结构，更具体地涉及浮栅器件及制造方法。

背景技术

高电压半导体器件被用于各种应用中。这些应用包括例如非易失性存储器装置。利用非易失性存储器的电子设备在减小尺寸的同时需要更大的非易失性数据存储容量。

非易失性存储器单元(memory cell)可以使用“双多晶硅”结构形成，其中控制栅和浮栅分别形成在单独的多晶体硅(也称为多晶硅)层中。然而，由于形成多个多晶硅层需要额外的制造步骤，因此双多晶硅工艺较昂贵。替代地，可以通过提供非常厚的栅极氧化物来制造存储器单元，例如，与传统器件的相比，该栅极氧化物的厚度约为或更大。然而，制造较厚的栅极氧化物也是耗时且昂贵的过程。

在另一种非易失性存储器单元中，用作浮栅的晶体管栅极被耦接(couple)到用作控制栅的电容器。这些存储器单元占用非常大的半导体表面积，因为电容器必须在半导体衬底中实现并且在晶体管侧面布局。具有电容器的非易失性存储器单元还需要最小间距要求，这增加了半导体面积的占用。

发明内容

在本公开的一方面，一种结构包括：栅极结构，其包括栅极电介质材料和栅电极；以及垂直堆叠的电容器，其位于所述栅电极上方并与所述栅电极电连接。

在本公开的一方面，一种结构包括：衬底；浮栅结构，其位于所述衬底上并包括栅极电介质材料和栅电极；以及垂直堆叠的电容器，其位于所述浮栅结构上方，并且具有与所述浮栅结构相同或小于所述浮栅结构的覆盖区(footprint)。

在本公开的一方面，一种方法包括：在衬底上形成栅极结构；以及将电容器形成为位于所述栅极结构的垂直上方并与所述栅极结构电连接。

附图说明

在下面的详细描述中，借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。

图1示出了根据本公开的方面的栅极结构以及相应的制造工艺。

图2示出了根据本公开的方面的堆叠(stack)在栅极结构上的分压器以及相应的制造工艺。

图3示出了根据本公开的方面的浮栅电压(fg)和输入控制栅(Cg)的表示。

图4示出了根据本公开的方面的堆叠在栅极结构上的分压器的俯视图。

图5至图7示出了对堆叠在栅极结构上的分压器与传统栅电极进行比较的图。

具体实施方式

本公开涉及半导体结构，更具体地涉及浮栅器件及制造方法。更具体地，本公开涉及在例如25V+的高电压应用中使用的浮栅器件。在实施例中，浮栅器件包括栅极结构，在该栅极结构的顶部上具有垂直堆叠的电容器。有利地，本公开允许在不修改栅堆叠的栅极电介质的情况下在栅极堆叠处实现高电压应用，例如25V+的器件。该浮栅器件也没有增大覆盖区，并且进一步降低了栅极制造工艺的复杂性。

在实施例中，将分压器(例如，后段制程(BEOL)电容器)垂直堆叠在形成于衬底上的场效应晶体管(FET)的栅电极的顶部上。优选地，BEOL电容器形成在栅电极的覆盖区之内，尽管也预期BEOL电容器可以延伸超过栅电极的覆盖区。在实施方式中，BEOL电容器(即分压器)可以通过与栅电极的电容性耦接来控制施加到FET的栅电极的电压。例如，通过将BEOL电容器的连接部直接耦接到FET的栅电极，并且在实施例中，保持某些浮置连接，可以控制施加到FET的栅电极的电压。