[发明专利]浮栅型分栅闪存器件结构及其制作工艺

说明书

本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制作工艺。其中结构包括：衬底层，和生长在衬底层上的栅极结构；位于栅极结构两侧的衬底层中形成有源漏区；栅极结构包括相间隔的第一分栅结构和第二分栅结构；第一分栅结构和第二分栅结构均包括由下至上依次层叠的浮栅结构和控制栅结构；第一分栅结构和第二分栅结构之间间隔有选择栅结构；控制栅结构包括P型掺杂控制栅多晶硅层。其中工艺用于形成上述浮栅型分栅闪存器件结构。本申请提供的结构及其制作工艺可以解决相关技术中为了适应器件微缩，降低器件漏电，而增加第一P型区的离子注入剂量，从而导致器件的结击穿电压降低的问题。

技术领域

本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制作工艺。

背景技术

浮栅型分栅闪存器由于其有利于节省芯片面积，提高存储集成密度，被广泛应用于各种嵌入式电子产品如金融IC卡、汽车电子等领域中。

图1示出了相关技术中的浮栅型分栅闪存器件的剖视结构示意图，参照图1，该浮栅型分栅闪存器件包括形成于P型衬底11中的第一P型区17，该第一P型区17用于防止器件穿通。该第一P型区17两侧的P型衬底11中分别形成漏区25和源区24，该漏区25和源区24靠近第一P型区17一侧的P型衬底11均形成LDD区22。该第一P型区17上形成栅极结构，该栅极结构包括第一分栅结构A和第二分栅结构B，该第一分栅结构A和第二分栅结构B之间形成有选择栅结构C，该第一分栅结构A与选择栅结构C之间，以及第二分栅结构B与选择栅结构C之间分别隔离有介质层16、18、19。位于选择栅结构C下方的第一P型区17中形成第二P型区117，该第二P型区117用于提高器件阈值电压。

另外，第一分栅结构A和第二分栅结构B均包括由下至上依次层叠的浮栅介质层12、浮栅多晶硅层13、多晶硅间介质层14和控制栅多晶硅层15。该选择栅结构C包括由下至上依次层叠的选择栅介质层19、选择栅多晶硅层20和选择栅保护层21。

但是，随着闪存器件的不断微缩，其控制栅也不断微缩，使得控制栅对沟道的控制越来越弱，进而会使得闪存器件进行编程操作之后，其阈值电压随之降低。器件阈值电压的降低会带来器件的漏电问题。若为了降低器件漏电，相对技术必须增加第一P型区的离子注入剂量，但是第一P型区的离子注入剂量的增加还会使得器件的结击穿电压降低。

发明内容

本申请提供了一种浮栅型分栅闪存器件结构及其制作工艺，可以解决相关技术中为了适应器件微缩，降低器件漏电，而增加第一P型区的离子注入剂量，从而导致器件的结击穿电压降低的问题。

为了提高微缩器件的阈值电压，同时尽可能提高闪存器件的结击穿电压，本申请的第一方面，提供了一种浮栅型分栅闪存器件结构，该浮栅型分栅闪存器件结构包括：衬底层，和生长在所述衬底层上的栅极结构；位于所述栅极结构两侧的衬底层中形成有源漏区；

所述栅极结构包括相间隔的第一分栅结构和第二分栅结构；

所述第一分栅结构和所述第二分栅结构均包括由下至上依次层叠的浮栅结构和控制栅结构；

所述第一分栅结构和第二分栅结构之间间隔有选择栅结构；

所述控制栅结构包括P型掺杂控制栅多晶硅层。

可选的，所述选择栅结构包括N型掺杂选择栅多晶硅层。

可选的，与所述选择栅结构接触的衬底层位置处形成第一注入区；所述第一注入区从所述衬底层上表面向下延伸，用于调整选择管器件的阈值电压。

可选的，所述P型掺杂控制栅多晶硅层的杂质注入剂量为5e14 cm^-2～5e15 cm^-2。

可选的，所述P型掺杂控制栅多晶硅层的杂质注入能量为2KeV～20KeV。