[发明专利]集成电路装置的结构及其制造方法

说明书

根据一实施例，集成电路装置的结构包括了第一组鳍片结构、第二组鳍片结构以及位于第一组鳍片结构与第二组鳍片结构之间的介电质堆叠。介电质堆叠的顶表面与第一组鳍片结构及第二组鳍片结构的顶表面实质上处于同水平。介电质堆叠包括了顺应介电质堆叠的底部及侧壁的第一介电材料、沿着介电质堆叠的顶表面的第二介电材料、以及位于介电质堆叠中间的第三介电材料。集成电路装置的结构还包括位于第一组鳍片结构、第二组鳍片结构及介电质堆叠上方的栅极结构。

技术领域

本发明实施例涉及半导体结构的改善，特别涉及鳍式场效晶体管(Fin Field-Effect Transistor；FinFET)的节距微缩化。

背景技术

半导体集成电路(integrated circuit；IC)产业经历了指数性的成长。现代科技在集成电路材料与设计上的进步已产生了好几世代的集成电路，其中每一世代与上一世代相比都具有更小、更复杂的电路。在集成电路的发展过程中，功能密度(functionaldensity)(亦即，单位芯片面积的互连装置数目)大抵上会增加而几何尺寸(geometrysize)(亦即，可使用工艺生产的最小元件(或线))却减少。此微缩化的过程总体上会以增加生产效率与降低相关成本来提供助益。而此微缩化同样增加了集成电路结构(诸如三维晶体管(three-dimensional transistors))和工艺的复杂度，且为了实现这些进步，集成电路的加工与制造也需要有近似的发展程度。例如，当装置尺寸持续缩小，装置性能(诸如与各种缺陷相关的装置性能下降)及场效晶体管的生产成本变得更具挑战。尽管处理这种挑战的方法大抵上适宜，但它们并非在所有方面上都完全令人满意。

发明内容

本发明实施例提供一种集成电路装置的结构，包括：第一组鳍片结构；第二组鳍片结构；介电质堆叠，位于第一组鳍片结构与第二组鳍片结构之间，介电质堆叠的顶表面与第一组鳍片结构及第二组鳍片结构的顶表面实质上处于同水平，介电质堆叠包括：第一介电材料，顺应介电质堆叠的底部及侧壁；第二介电材料，沿着介电质堆叠的顶表面；第三介电材料，于介电质堆叠中间；以及栅极结构，位于第一组鳍片结构、第二组鳍片结构及介电质堆叠上方。

本发明实施例提供一种集成电路装置的结构，包括：第一组鳍片结构；第二组鳍片结构；介电质堆叠，位于第一组鳍片结构与第二组鳍片结构之间，介电质堆叠的顶表面与第一组鳍片结构及第二组鳍片结构的顶表面实质上处于同水平；栅极结构，位于第一组鳍片结构、第二组鳍片结构及介电质堆叠上方，其中栅极结构包括：第一介电侧壁结构于栅极结构下部的侧壁上；以及第二介电侧壁结构于栅极结构上部的侧壁上。

本发明实施例提供一种集成电路装置结构的制造方法，包括：形成第一组鳍片结构于基板上；形成牺牲材料于第一组鳍片结构中的多个鳍片结构之间；形成具有平坦底表面的虚置栅极于鳍片结构及牺牲材料上方；形成多个侧壁结构于虚置栅极上；横向蚀刻位于此些侧壁结构下方的牺牲材料；于牺牲材料被移除处沉积下侧壁结构(lower sidewallstructure)；移除虚置栅极；移除牺牲材料；以及形成真实栅极于此些鳍片结构上方。

附图说明

由以下的详细叙述配合说明书附图，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。

图1A、1B、1C、1D、1E、1F、1G、1H、1I、1J、1K、1L、1M、1N、1O、1P、1Q、1R、1S以及图1T是根据此处叙述原理的一实施例，示出形成具有改善节距微缩化的鳍式场效晶体管结构的例示性工艺。

图2是根据此处叙述原理的一实施例，沿着栅极间隔物示出的鳍式场效晶体管装置。

图3是根据此处叙述原理的一实施例，沿着鳍片结构示出的例示性鳍式场效晶体管装置。

图4是根据此处叙述原理的一个实施例，示出形成具有改善节距微缩化的鳍式场效晶体管结构的例示性方法流程图。