[发明专利]电路及其测试电路有效
| 申请号： | 202011054658.2 | 申请日： | 2020-09-30 |
| 公开（公告）号： | CN112290932B | 公开（公告）日： | 2022-09-06 |
| 发明（设计）人： | 邢云皓 | 申请（专利权）人： | 上海兆芯集成电路有限公司 |
| 主分类号： | H03K19/007 | 分类号： | H03K19/007;H03K19/0185;G01R31/28 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 徐协成 |
| 地址： | 201210 上海市张*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 电路 及其 测试 | ||
【说明书】：
本发明提供一种电路及其测试电路，该电路包括测试存取端口电路、路由电路、第一测试路径以及第二测试路径。路由电路的第一输入端与第一输出端分别耦接测试存取端口电路的扫描输出端与第一扫描输入端。第一测试路径的第一端耦接路由电路的第二输入端，第一测试路径的第二端耦接路由电路的第二输出端。第二测试路径的第一端耦接路由电路的第三输入端，第二测试路径的第二端耦接路由电路的第三输出端。路由电路将测试存取端口电路的扫描输出端耦接至测试存取端口电路的第一扫描输入端或第一测试路径的第一端或第二测试路径的第一端。
技术领域
本发明涉及一种电路及其测试电路，且特别涉及一种电路及其测试电路。
背景技术
在芯片老化实验以及基于芯片系统测试中，自动测试向量生成(automatic testpattern generation，ATPG)系统经常被使用来对芯片进行测试。ATPG系统是一种工具，其可以产生数据(测试向量)给待测电路作测试用。待测电路中的多个组件(例如寄存器、D触发器等)在测试操作中可被串接成1条扫描链(scan chain)而对待测电路的性能、良率等进行测试，该条扫描链也被称为测试路径。ATPG系统可以通过控制较少的管脚完成测试。ATPG系统可以使用符合联合测试工作组(Joint Test Action Group，JTAG)标准(或IEEE1149.1标准)的端口(以下称为JTAG端口)。扫描链(测试路径)可以被连接到JTAG端口的测试数据输入管脚TDI与测试数据输出管脚TDO。以外，JTAG端口的测试时钟管脚TCK可以传输移位时钟信号(shift clock)给扫描链。
图1是现有的一种待测电路100的电路方块(circuit block)图。图1所示的待测电路100包括测试存取端口(Test Access Port，TAP)电路110以及至少一个核心电路(corecircuit)，例如图1所示的核心电路PTN1与PTN2。核心电路PTN1中的多个组件，例如D型触发器，可以在测试操作中被选择性地串接成1条扫描链，也就是测试路径120。同理可推，核心电路PTN2也包括1条扫描链，也就是测试路径130。所述扫描链为JTAG测试的公知技术，故在此不予赘述。TAP电路110耦接至JTAG端口的测试数据输入管脚TDI与测试数据输出管脚TDO。TAP电路110的扫描输出端耦接至核心电路PTN1的测试路径120的第一端(输入端)，以为测试数据输入管脚TDI提供数据流。测试路径120的第二端(输出端)耦接核心电路PTN2的测试路径130的第一端(输入端)。测试路径130的第二端(输出端)耦接TAP电路110的扫描输入端。TAP电路110包括指令缓存器IR与其他构件。TAP电路110为符合JTAG标准(或IEEE1149.1标准)的公知TAP电路，故在此不予赘述。
每次ATPG系统进行测试时，ATPG系统需要将长度很长(位数很多)的测试向量通过JTAG端口与TAP电路110以串行方式提供给待测电路100的测试路径，例如测试路径120与测试路径130。一般而言，会有大量的测试组件(例如D型触发器)串接在同一条测试路径(扫描链)上，而一条测试路径的测试组件越多，需要的测试向量越长(位数越多)，对ATPG系统的测试平台要求越高。
另外，一般而言，测试路径120与测试路径130属于相同时钟域，因此，JTAG端口的测试时钟管脚TCK提供的移位时钟信号可以被同时提供给测试路径120与测试路径130。但工程应用中，会出现测试路径120与130属于不同时钟域的情况，在进行ATPG读取(capture)操作时，如果仍为测试路径120与测试路径130同时提供移位时钟信号，则会导致属于不同时钟域的测试组件发生时序错误，从而使ATPG系统的操作或是测试结果发生错误。
须注意的是，“背景技术”段落的内容是用来帮助了解本发明。在“背景技术”段落所公开的部分内容(或全部内容)可能不是本领域技术人员所知道的已知技术。在“背景技术”段落所公开的内容，不代表该内容在本发明申请前已被本领域技术人员所知悉。
发明内容
本发明提供一种电路及其测试电路，该测试电路利用多个该电路的测试路径对该电路进行测试。
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- 一种防止闩锁的电路和方法，所述防止闩锁的电路包括：电流检测单元，检测第一电源和第二电源之间的电流；开关单元，由所述电流检测单元控制，在所述电流检测单元检测到的电流超过预定电流时，关闭所述第一电源和/或第二电源至核心电路的通路。所述防止闩锁的电路和方法可以防止CMOS集成电路受到闩锁效应的影响而损坏。
- 半导体装置和检测半导体装置的特性退化的方法-201010295658.1
- 深海郁夫 - 瑞萨电子株式会社
- 2010-09-21 - 2011-04-27 - H03K19/007
- 本发明涉及半导体装置和检测半导体装置的特性退化的方法。半导体装置(IPD)包括：设定值存储单元，该设定值存储单元存储基于半导体装置的初始特性值确定的设定值；和检测器，该检测器基于规定时刻的半导体装置的特性值和存储在设定值存储单元中的设定值来检测半导体装置的特性退化。此外，检测半导体装置(IPD)的特性退化的方法包括：存储基于半导体装置的初始特性值确定的设定值；并且基于规定时刻的半导体装置的特性值和存储的设定值来检测半导体装置的特性退化。
- 预充电的逻辑中的错误检测-201010149514.5
- D·M·布尔;S·达斯;D·T·布劳夫 - ARM有限公司;密执安大学评议会
- 2010-03-16 - 2010-12-22 - H03K19/007
- 本发明涉及预充电的逻辑中的错误检测。集成电路2被提供有多米诺骨牌逻辑，该多米诺骨牌逻辑包括推测节点22和检验器节点24。预充电电路36预充电所述推测节点和所述检验器节点两者。逻辑电路26根据输入信号值为所述推测节点和所述检验器节点提供放电路径。评估控制线路28、30首先将所述推测节点耦合到所述逻辑电路并且接着在此之后将所述检验器节点耦合到所述逻辑电路以便如果到所述逻辑电路26的输入信号具有适当的值则这些节点可以被放电。当所述推测节点和所述检验器节点不是两者都被放电或者两者都未被放电这两种情况之一时，错误检测电路32检测错误。
- 多路功率MOSFET驱动输出短路保护电路-200920190466.7
- 陈小强 - 杭州科强智能控制系统有限公司
- 2009-07-29 - 2010-07-07 - H03K19/007
- 一种多路功率MOSFET驱动输出短路保护电路，由电源电压检测电路、带复位输入脚的寄存器锁存驱动电路、功率MOSFET输出电路组成，通过对负载总电源电压的监测，检出功率MOSFET的驱动输出负载短路所引起的电源电压下降，检出的负载短路信号连接至寄存器复位脚，快速复位寄存器来关闭所有功率MOSFET的输出，实现多路功率MOSFET驱动输出短路保护。本实用新型的有益效果是，可以可靠的保护多路功率MOSFET，免遭负载短路而损坏，并具有电路简单、成本低、保护可靠的特点。
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