[发明专利]一种JESD204B协议中帧组装的方法

说明书

本发明涉及一种JESD204B协议中帧组装的方法，所述方法包括：预先确定输入发射端传输层的数据位宽；利用转换器对所述数据位宽进行采样，得到S个采样样本；向每个所述采样样本中添加控制位和填充位，以形成完整的字；其中，所述控制位和填充位位于所述字的末尾；根据每个帧中的字节数，判断是否将所述字进行分拆；根据判断结果对每个采样样本对应的字或者字节进行排序处理，并将排序处理的结果映射至对应的通道中，形成每个通道内的帧。本发明提供的JESD204B协议中帧组装的方法，能够组装出符合JESD204B协议要求的帧。

技术领域

本发明属于高速串行接口芯片技术领域，涉及一种JESD204B协议中帧组装的方法。

背景技术

JESD204B是一种用于高速数据采集的接口，该标准提供一种将一个或多个数据转换器与数字信号处理器件接口的方法，目前主要用在ADC和FPGA之间的连接。相比于通常的并行数据传输，这是一种更高速度的串行接口。其速度最高可达12.5Gbps/通道，使用帧串行数据链路及嵌入式时钟和对齐字符，减少了器件之间的走线数量，降低了走线匹配要求，并消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。

一个JESD204B系统主要包括：数据发送部分(TX)，高速串行部分(PHY)，数据接收部分(RX)。在JESD204B的数据发送端，包含传输层和链路层。其中链路层包括加扰模块，对齐模块，8B10B编码模块等。由于在JESD204B系统中是采用的帧数据链路传输，因此，在传输层中需要将外部输入的数据进行帧组装。组帧过程中的映射方式与JESD204B协议规定的配置参数有关。包括：转换器数M、通道数L、每个转换器中每帧传输的样本数S、每帧包含的字节数(octets)F。现阶段，JESD204B帧组装部分在国内还没有统一标准，因此无法有效地在JESD204B协议中进行帧组装。

发明内容

有鉴于此，本发明的目的在于提供一种JESD204B协议中帧组装的方法，能够组装出符合JESD204B协议要求的帧。

为达到上述目的，本发明提供如下技术方案：

一种JESD204B协议中帧组装的方法，所述方法包括：

预先确定输入发射端传输层的数据位宽；

利用转换器对所述数据位宽进行采样，得到S个采样样本；

向每个所述采样样本中添加控制位和填充位，以形成完整的字；其中，所述控制位和填充位位于所述字的末尾；

根据每个帧中的字节数，判断是否将所述字分拆为字节并调整字节顺序；

根据判断结果对每个采样样本对应的字或者字节进行排序处理，并将排序处理的结果映射至对应的通道中，形成每个通道内的帧；

其中，当每个帧中字节数为1时，每个转换器的通道数必须是偶数个。

进一步地，按照下述公式确定输入发射端传输层的数据位宽：

其中，DW表示所述数据位宽，F表示每个帧中的字节数，L表示每个转换器中的通道数，N表示每个转换器的分辨率，N'表示每个样本传输的位数。

进一步地，根据每个帧中的字节数，判断是否将所述字进行分拆包括：

当每个帧中的字节数为1时，将所述字分拆为长度相同的两个字节。

进一步地，根据判断结果对每个采样样本对应的字或者字节进行排序处理包括：

将字数据word0的字节数据oct0作为最后一个通道(L-1)中的首字节数据；

将字数据word0的字节数据oct1作为倒数第二个通道(L-2)中的首字节数据；