[发明专利]半导体器件

说明书

本发明提供一种半导体器件，其包含一衬底以及在所述衬底上的至少一个电感器。所述电感器包括：彼此互相分离的多个顶部；彼此互相分离的多个底部；以及多个彼此分离的侧部，每个侧部在所述顶部中之一者和所述底部中之一者之间延伸。

技术领域

本发明涉及一种半导体器件，且更特定来说，本发明涉及具有集成无源部件的一半导体器件。

背景技术

可以在半导体衬底上形成三维(3D)电感器结构(例如，通过多层结构的多个层而形成)，并且可以由钝化层包围。3D电感器结构的质量可以与其高度相关。在一些实施例中，可能需要相对较高的3D电感器结构；然而，3D电感器结构的高度受到钝化层的约束。另外，3D电感器结构的较大高度和钝化层的较大厚度(例如，以容纳较大高度的3D电感器结构)也导致较高成本。

发明内容

在一个方面中，一种半导体器件包含：一衬底以及在所述衬底上的至少一个电感器。所述电感器包括：彼此互相分离的多个顶部；彼此互相分离的多个底部；以及多个彼此分离的侧部，每个侧部在所述顶部中之一者和所述底部中之一者之间延伸。

在另一个方面中，一种半导体器件包括：一衬底；在所述衬底上的一第一图案化导电层；一第二图案化导电层；以及在所述第一图案化导电层和所述第二图案化导电层之间的至少一个介电层；所述第一图案化导电层限定彼此分离的多个底部横杆，每个底部横杆包括一弯曲角；以及所述第二图案化导电层限定彼此分离的顶部横杆，其中每个顶部横杆电连接到一底部横杆。

在另一个方面中，一种半导体器件包括：一衬底；在所述衬底上的一第一图案化导电层；一第一介电层，其在所述衬底上并覆盖所述第一图案化导电层；在所述第一介电层上的一第二图案化导电层；一第二介电层，其在所述第一介电层上并覆盖所述第二图案化导电层；以及在所述第二介电层上的一第三图案化导电层；其中所述第一图案化导电层中的迹线和所述第三图案化导电层中的迹线电连接以形成一电感器；以及第一图案化导电层中的所述迹线相对于所述第三图案化导电层中的所述迹线定位，以使得在所述电感器的操作期间在所述电感器中产生的异相电流(out-of-phase current)减小。

附图说明

图1说明根据本发明的实施例的半导体器件的横截面图。

图2说明根据本发明的实施例的半导体器件的侧剖视图。

图3说明根据本发明的实施例的半导体器件的侧剖视图。

图4说明根据本发明的实施例的半导体器件的侧剖视图。

图5说明根据本发明的实施例的半导体器件的侧剖视图。

图6说明根据本发明的实施例的半导体器件的侧剖视图。

图7是图2的半导体器件的代表图。

图8A和图8B提供本发明的实施例的模拟结果。

贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。本发明的实施例将从结合附图进行的以下详细描述更显而易见。

具体实施方式

本发明中所描述的是用于提供具有减小的封装尺寸的器件的技术。该技术是成本效益和与形成2.5D和3D集成电路(IC)封装兼容的技术。

相对于某一组件或组件的群组或组件或组件的群组的某一平面而指定空间描述，例如“之上”、“之下”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“更高”“下部”、“上部”、“上方”、“下方”等，以用于定向如相关联图中所展示的组件。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点是不因此布置而有偏差。