[发明专利]感测晶体管单元嵌入的电流感测晶体管

说明书

技术领域

本发明涉及使用所谓的感测晶体管的晶体管负载电流的电流感测领域。

背景技术

使用所谓的电流感测晶体管（或“感测FET”）的电流感测电路已经广泛用了多年。当测量由多个晶体管单元（如在美国专利申请US2001/0020732A1中所示出的）组成的功率场效应晶体管（功率FET）的负载电流时，这样的电流感测技术尤其有用。这样的功率场效应晶体管具有用于构成功率晶体管元件的所有晶体管单元的共用漏极区。共用漏极区由设置在晶片的背面上的一个漏电极连接，而源极区和各个源电极在晶片的正面上接触并且并联连接。一个晶体管单元（称为“感测单元”）的源电极可与承载负载电流的源电极单独连接，以分接电流信号（称为“感测电流”），该电流信号表示流过形成负载晶体管的多个晶体管单元的剩余晶体管单元的负载电流。当然，一些晶体管单元可并联连接，以形成感测晶体管。

在包括负载晶体管/感测晶体管对的电路设置中，感测晶体管的源电流（即，感测电流）与负载晶体管的源电流（即，负载电流）直接成比例，而比例系数源自负载晶体管的导电区域和感测晶体管的导电区域的比率，该比率（至少大约）等于形成负载晶体管的晶体管单元的数量和形成感测晶体管的晶体管单元的数量的比率。

仅当这两个晶体管（负载晶体管和感测晶体管）精确地在相同的操作点操作时，即，两个晶体管被提供有相同的栅源极电压并暴露于相同的漏源极电压时，满足上述比例条件。已知可应用多个电路，以确保这两个晶体管在相同的操作点进行操作。仅举个例子，对于共用漏极MOS技术，可使用运算放大器，以设置感测晶体管的源电压，从而与负载晶体管的源电压匹配。由于共用漏电极，所以实现相等的漏源极电压。此外，感测晶体管和负载晶体管两者的栅电极被连接，以便为这两个晶体管提供相同的栅源极电压。

尽管适当的电路可以使得感测晶体管和负载晶体管在相同的操作点进行操作，然而这两个晶体管之间的其他的不期望的副作用和相互作用可使在各个源电流之间的严格比例劣化。例如，在整个晶体管单元（或两个晶体管）中确保均匀的漏极电流密度。不均匀的漏极电流可导致内部横向电流，从而使得感测晶体管的源电流和负载晶体管的源电流之间的严格比例关系失真。

鉴于以上情况，存在需要（至少部分地）解决或缓解使用已知的感测晶体管电路时出现的问题的改善的电流感测电路配置。

发明内容

公开了一种半导体装置，根据本发明的一个实例，该半导体装置包括半导体本体以及集成在半导体本体内的晶体管单元的区域。多个晶体管单元形成功率晶体管，并且晶体管单元中的至少一个形成感测晶体管。第一源电极设置在半导体本体上，电连接至感测晶体管的晶体管单元，而与功率晶体管的晶体管单元电隔离。第二源电极设置在半导体本体上，覆盖功率晶体管和感测晶体管两者的晶体管单元，并且以第二源电极仅电连接至功率晶体管的晶体管单元而与感测晶体管的晶体管单元电隔离的方式至少部分地覆盖第一源电极。

附图说明

参照以下附图和描述，可更好地理解本发明。附图中的部件不必按比例绘出，而重点在于清晰地示出本发明的原理。此外，在图中，相似的参考标号表示相应的部分。在图中：

图1（a）为沟道晶体管的几个晶体管单元的截面图，其中，一些单元具有单独的源电极，以形成感测晶体管；

图1（b）为负载晶体管/感测晶体管配置的顶视图；

图2为示出图1的功率MOS晶体管和感测晶体管的电路图；

图3为示出对感测晶体管进行操作以用于电流测量的一个示例性电路的电路图；

图4为沟道晶体管的几个晶体管单元的截面图，其中，形成功率晶体管的源电极的金属化覆盖包括形成感测晶体管的所有晶体管单元；

图5为图4的实例的顶视图，其中，功率晶体管的源极金属化是透明的，以示出感测晶体管的源极是如何连接的；

图6为图4的实例的截面图，所述截面与图4的截面垂直；

图7为在图5中所示的实例的一个可选方案；

图8为与沟道垂直的图5的实例的截面图，在示图（a）（其可称为图8a）和（b）（其可称为图8b）中示出两个可选的接触实例；以及

图9为示出根据图4至图6的实例形成的感测/负载晶体管对的一个示例性操作的电路图。

具体实施方式

简化示出半导体芯片的内部结构的示图，以专注于进行进一步讨论所需要的元件。已经省略了在使用不同的技术制造半导体芯片时可能不同的一些细节，以避免使说明复杂化。