[发明专利]存储器及其字线电压产生电路

说明书

技术领域

本发明涉及一种存储器及其字线电压产生电路，特别是涉及一种可加快读写操作字线电压建立时间的存储器及其字线电压产生电路。

背景技术

对存储单元进行快速读写，一直是高速存储器芯片(如flash等)的追求目标。存储单元的字线上的读写操作字线电压建立时间是制约读写速度的重要因素，因此，对于存储器来说，字线电压产生电路尤为重要。

图1为现有技术中一种具有字线电压产生器的存储器的结构示意图。如图1所示，该存储器包括字线电压产生电路10、存储阵列11以及字线，其中字线与存储阵列11相连，用于在字线电压产生电路10产生的读写操作字线电压的支持下读出存储阵列11中的数据或向存储阵列11写入数据，现有技术中，字线电压产生电路10包括字线电源电压产生电路101、读写控制切换单元102、预译码器103以及行译码单元104，字线电源电压产生电路101用于产生总的字线电源电压，其包括电荷泵1、漏电检测装置、电荷泵2、稳压器以及开关NMOS管N1，电荷泵1产生电压Vpwl接于开关NMOS管N1漏极，电荷泵2与一参考电压Vref接于稳压器的两输入端，输出基准电压Vclamp至开关NMOS管基极，通过开关NMOS管N1的源极输出总的字线电源电压ZVDD_P至读写控制切换单元102，电荷泵1的两端接漏电检测装置；读写控制切换单元102在读写控制信号的控制下输出读写控制电压ZVDD至预译码器103；预译码器103在读写控制电压ZVDD作用下接地址信号A<x:0>，产生地址驱动信号XPZ<m:0>至行译码单元104；行译码单元104在读写控制电压ZVDD及地址驱动信号XPZ<m:0>产生读写操作字线电压WL<m:0>。图2为现有技术中行译码单元的具体电路示意图。如图2所示，块选择电路的输入端接读写控制电压ZVDD及地址XPA<m:0>，输出选择信号SEL及反相选择信号SELb，PMOS管P1及NMOS管N2并联再接NMOS管N3，其中反相选择信号SELb接PMOS管P1及NMOS管N 3的栅极，选择信号SEL接NMOS管N2的栅极，SEL为高时，N2、P1都导通，此时SELb为低，N3管不通，这样，XPZ(m:0)被送到WL(m:0)；否则N3管导通，N2、P1不通，XPZ(m:0)不能达到WL(m:0)，WL(m:0)被接地，在此需说明的是，行译码单元其实是有很多个支路的，也就是有很多三个管子(P1/N2/N3)接在一起的样子，总线形势共m+1个NP管并联再接N管，在此不予赘述。

图3为现有技术中各信号的时序图。可见由于预译码器推动不足，地址驱动信号XPZ(m:0)的上升沿上升非常缓慢，从而导致读写操作字线电压WL(m:0)上升缓慢，影响存储单元的读写速度。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种存储器及其字线电压产生电路，其可以快速建立字线电压，避免增加推动电路尺寸又解决因推动不足造成字线电压上升缓慢而影响存储单元读写速度的问题。

为达上述及其它目的，本发明提供一种字线电压产生电路，以产生存储单元字线上的读写操作字线电压，包括字线电源电压产生电路、读写控制切换单元、预译码器及行译码器，另外，该字线电压产生电路还包括：

高电压产生模块，连接于一控制脉冲及高电压，并接至该预译码器的输入端，以于该控制脉冲为高时将该高电压作为该高电压产生模块的输出电压提供给该预译码器，以减少该预译码器输出的地址驱动信号的上升沿；以及

正常电压产生模块，连接于该控制脉冲及该读写控制切换单元，并接至该预译码器的输入端，以于该控制脉冲为低时将该读写控制切换单元输出的读写控制电压作为该正常电压产生模块的输出电压提供给该预译码器。

进一步地，该高电压产生模块包括第一电平移位器、第二电平移位器、第一PMOS管及第二PMOS管，其中该第一电平移位器一输入端接该控制脉冲，另一输入端接该高电压，该第二电平移位器的输入端接该控制脉冲及该高电压产生模块输出的电压，该第一PMOS管源极接该高电压，栅极接该第一电平移位器，漏极与该第二PMOS管源极互连，该第二PMOS管栅极接该第二电平移位器，漏极与该预译码器相连。

进一步地，该控制脉冲经该第一电平移位器进行电平移位并反相得到第一选通信号，并输出至该第一PMOS管栅极。

进一步地，该控制脉冲经该第二电平移位器进行电平移位得到第二选通信号，并输出至该第二PMOS管栅极。