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[发明专利]可改良感测放大时序适应性的存储模块-CN202310340382.1在审
发明人：吴柏佑;杨皓义;连南钧 -专利权人：円星科技股份有限公司
申请日： 2023-03-31 - 公布日： 2023-10-20 - 主分类号： G11C7/12 文献下载
摘要：一种可改良感测放大时序适应性的存储模块，包含至少一感测放大器、一追随位元线、一追随字元线与一脉宽控制器。该追随字元线包含一前节点与一后节点。各该感测放大器在一使能信号被激发/停止激发时使能/失能。该脉宽控制器耦接该追随位元线、该前节点与该后节点。当该追随位元线的电压改变至一预设电压，该脉宽控制器激发该使能信号，并使该前节点的电压改变。当该前节点的电压改变，该追随字元线在一第一延迟时间后使该后节点的电压改变。当该后节点的电压改变，该脉宽控制器在一第二延迟时间后停止激发该使能信号。
改良放大时序适应性存储模块

[发明专利]半导体装置和半导体装置的操作方法-CN201910826428.4有效
发明人：周瀚洙;徐智贤;李熙烈 -专利权人：爱思开海力士有限公司
申请日： 2019-09-03 - 公布日： 2023-10-20 - 主分类号： G11C7/12 文献下载
摘要：半导体装置和半导体装置的操作方法，该半导体装置包括：存储器串，所述存储器串联接在公共源极线和位线之间；以及外围电路，所述外围电路通过多条字线和虚设字线联接到所述存储器串，并且被配置为在执行读取操作之前设置所述字线和所述虚设字线的偏置，其中，所述外围电路在将所述第一通过电压施加到所述字线的同时将比第一通过电压低的初始电压施加到所述虚设字线，并且将所述第一通过电压和所述初始电压增加到第二通过电压以设置所述字线和所述虚设字线的偏置。
半导体装置操作方法

[发明专利]半导体装置以及该半导体装置的制造方法-CN201910799913.7有效
发明人：朴恩英 -专利权人：爱思开海力士有限公司
申请日： 2019-08-28 - 公布日： 2023-09-26 - 主分类号： G11C7/12 文献下载
摘要：半导体装置以及该半导体装置的制造方法。一种半导体装置包括位线、源极线以及联接在位线和源极线之间的存储器串。存储器串包括至少一个漏极选择晶体管、多个存储器单元、至少一个源极选择晶体管以及联接在位线和漏极选择晶体管之间或源极线和源极选择晶体管之间的虚拟晶体管。
半导体装置以及制造方法

[发明专利]半导体存储器设备及其数据路径配置方法-CN201811285149.3有效
发明人：柳长佑;金经纶;金秀奂;梁熙钾 -专利权人：三星电子株式会社
申请日： 2018-10-31 - 公布日： 2023-09-19 - 主分类号： G11C7/12 文献下载
摘要：公开了半导体存储器设备，包括：单元阵列，其包括第一行块和第二行块；位线感测放大器块，其感测存储在第一行块或第二行块中的数据；局部感测放大器，其锁存从位线感测放大器块传送的感测的数据；以及开关，其响应于选择信号将局部感测放大器与第一全局数据线和第二全局数据线中的所选择的全局数据线连接。第二行块可以位于单元阵列的边缘处，并且当第一行块被激活时，开关将局部感测放大器与第一全局数据线连接，并且当第二行块被激活时，开关将局部感测放大器与第二全局数据线连接。
半导体存储器设备及其数据路径配置方法

[发明专利]一种输入输出模块及存储器-CN202180087464.9在审
发明人：潘越;周浩阳;布明恩 -专利权人：华为技术有限公司
申请日： 2021-05-08 - 公布日： 2023-09-12 - 主分类号： G11C7/12 文献下载
摘要：一种输入输出模块及存储器，用以减小数据写入时间、提高存储器的数据写入效率。输入输出模块与存储阵列耦合，输入输出模块包括驱动电路和写辅助电路。其中，驱动电路用于根据写入信号和待写入数据产生驱动信号，驱动信号用于驱动存储阵列写入待写入数据；写辅助电路与驱动电路的输出端耦合，用于在存储阵列写入待写入数据时输出写辅助电流；在流过存储阵列的写入电流达到第一阈值时，停止输出写辅助电流。
一种输入输出模块存储器

[发明专利]ROM位线预充电压的控制电路-CN202310721509.4有效
发明人：张武;刘华;王建军;卢昌鹏 -专利权人：上海海栎创科技股份有限公司
申请日： 2023-06-19 - 公布日： 2023-09-12 - 主分类号： G11C7/12 文献下载
摘要：本发明提供一种ROM位线预充电压的控制电路。ROM位线预充电压的控制电路包括：ROM存储阵列，包括第一ROM存储单元及第二ROM存储单元；虚拟存储体，虚拟存储体包括虚拟存储单元；位线选择电路；位线，与位线选择电路的第一端口、第一ROM存储单元及第二ROM存储单元均相连接；虚拟位线选择电路；虚拟位线，与虚拟位线选择电路的第一端口及虚拟存储单元均相连接；钳位电路，与位线选择电路的第三端口及虚拟位线选择电路的第三端口均相连接。本发明中位线的预充电压及虚拟位线的预充电压均不会随着电源电压的变化而大幅变化，从而极大地降低了功耗。
rom 位线预充电控制电路

[发明专利]面向边缘智能的跨层次可重构SRAM存内计算单元及方法-CN202310700487.3在审
发明人：郭鑫斐;王润曦 -专利权人：上海交通大学
申请日： 2023-06-13 - 公布日： 2023-09-08 - 主分类号： G11C7/12 文献下载
摘要：本发明提供了一种面向边缘智能的跨层次可重构SRAM存内计算单元及方法，包括SRAM单元以及列共享可重构布尔计算单元；基于SRAM单元层面进行重构计算，得到重构结构；列共享可重构布尔计算单元基于重构结构输出计算结果；支持流水线式位串行加法的外围计算电路在布尔计算的基础上输出存内加法计算结果。本发明为了满足边缘端AI对低功耗、低硬件开销的需求，并让加速器尽可能能适配快速迭代的软件算法，本发明提出一种全新的基于SRAM的存内计算宏，它可以进行跨层次配置以支持多种布尔运算、算术运算和宏操作，以实现可重构性和额外开销的更佳平衡。
面向边缘智能层次可重构 sram 计算单元方法

[发明专利]存储阵列电路、存储阵列版图以及验证方法-CN202110937301.7有效
发明人：汪配焕 -专利权人：长鑫存储技术有限公司
申请日： 2021-08-16 - 公布日： 2023-09-08 - 主分类号： G11C7/12 文献下载
摘要：本申请实施例提供一种存储阵列电路、存储阵列版图以及验证方法，存储阵列电路包括：M条字线；M个字线断线节点，每一所述字线断线节点用于将对应的一所述字线分隔为第一字线引脚和第二字线引脚；N条位线；N个位线断线节点，每一所述位线断线节点用于将对应的一所述位线分隔为第一位线引脚和第二位线引脚；其中，所述M和所述N均为正偶数。本申请实施例能够对字线层和位线层的版图布局进行验证。
存储阵列电路版图以及验证方法

[发明专利]控制ROM位线充电电压的电路-CN202310692554.1有效
发明人：张武;刘华;王建军;卢昌鹏 -专利权人：上海海栎创科技股份有限公司
申请日： 2023-06-13 - 公布日： 2023-08-25 - 主分类号： G11C7/12 文献下载
摘要：本发明提供一种控制ROM位线充电电压的电路。控制ROM位线充电电压的电路包括：ROM存储阵列，包括第一ROM存储单元及第二ROM存储单元；位线选择电路，包括第一端口、第二端口和第三端口；位线，与第一端口、第一ROM存储单元及第二ROM存储单元均相连接；选择位线，与第二端口相连接；钳位电路，与第三端口相连接，用于将位线的预充电压钳位至预设电压。本发明的控制ROM位线充电电压的电路中，通过设置钳位电路，可以将位线的预充电压钳位至预设电压，位线的预充电压不会随着电源电压的变化而大幅变化，从而极大地降低了功耗。
控制 rom 充电电压电路

[发明专利]一种基于中继电路的FPGA SRAM配置电路架构及FPGA-CN202210198020.9有效
发明人：蔡旭伟;王黎明;韦嶔;程显志;贾红 -专利权人：厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2023-08-18 - 主分类号： G11C7/12 文献下载
摘要：本发明提供的一种基于中继电路的FPGA SRAM配置电路架构及FPGA，包括字线控制电路、字线驱动电路、位线控制电路以及位线驱动电路，位线驱动电路将驱动的SRAM阵列分割，减小了每一段驱动电路的负载，形成多个SRAM阵列区域，通过位线控制电路以及字线控制电路相互配合以实现每个SRAM阵列区域的位线由两侧的位线驱动电路共同驱动，同时对于一段分割后的位线而言，它由两侧的驱动电路共同驱动，相较于现有技术的单侧驱动，驱动能力更强。因此本发明可以有效提升SRAM阵列写入成功率，提高产品可靠性；同时在SRAM阵列扩大后，容易直接复用扩展，无需再考虑驱动能力问题，可以节约设计验证成本。
一种基于中继电路 fpga sram 配置架构

[发明专利]存储器及其修补方法-CN202310850718.9在审
发明人：袁园 -专利权人：长鑫存储技术有限公司
申请日： 2023-07-12 - 公布日： 2023-08-11 - 主分类号： G11C7/12 文献下载
摘要：本公开实施例涉及半导体技术领域，提供一种存储器及其修补方法，存储器包括：至少两个边缘子存储阵列和中间子存储阵列，边缘子存储阵列中包括多条第一子位线和多条第二子位线，中间子存储阵列中包括多条第二位线；多个与一第一子位线、一第二子位线和一第二位线均耦接的读取电路；每一读取电路包括：具有第一节点和第二节点的感测放大器；基于第一选通信号选择是否电连接第二位线和第一节点的第一选择电路；基于第二选通信号选择是否电连接第一子位线和第二节点的第二选择电路；基于所述第三选通信号选择是否电连接所述第二子位线和所述第二节点的第三选择电路。本公开实施例至少有利于提高对边缘子存储阵列中存储单元的利用率。
存储器及其修补方法

[发明专利]数据传输电路以及存储器-CN202310850720.6在审
发明人：袁园 -专利权人：长鑫存储技术有限公司
申请日： 2023-07-12 - 公布日： 2023-08-11 - 主分类号： G11C7/12 文献下载
摘要：本公开实施例提供一种数据传输电路以及存储器。数据传输电路包括：本地数据线和全局数据线，本地数据线经由列选通电路与第一存储阵列的第一位线连接；读写转换电路，读写转换电路连接在本地数据线与全局数据线之间；读写转换电路包括反相器，反相器的输入端为第一节点，反相器的输出端为第二节点，第一节点与本地数据线连接；感测放大器，连接第一节点与第二节点，用于比较并放大第一节点的信号以及第二节点的信号的压差；控制器，连接全局数据线，且还连接第一节点或者第二节点，被配置为，响应于读控制信号，在第一节点与全局数据线之间传输数据，或者，在第二节点与全局数据线之间传输数据，以将目标读数据读取至全局数据线。
数据传输电路以及存储器

[发明专利]存储器及其配置方法和读取控制方法-CN202310850715.5在审
发明人：袁园 -专利权人：长鑫存储技术有限公司
申请日： 2023-07-12 - 公布日： 2023-08-08 - 主分类号： G11C7/12 文献下载
摘要：本公开实施例涉及半导体技术领域，提供一种存储器及其配置方法和读取控制方法，存储器包括：至少两个边缘子存储阵列和中间子存储阵列，边缘子存储阵列中包括多条第一位线；至少一个具有第一端和第二端的第一感测放大器，第一端和第二端分别与两条第一位线耦接，与同一第一感测放大器耦接的两条第一位线中的一者为第一读写位线，另一者为第一参考位线；其中，写入与第一读写位线对应的存储单元中的数据为第一数据，则对应写入与第一参考位线对应的存储单元中的数据为第二数据，第一数据和第二数据中的一者为逻辑1，则另一者为逻辑0。本公开实施例至少有利于提高对边缘子存储阵列中存储单元的利用率。
存储器及其配置方法读取控制

[发明专利]读写转换电路、存储器以及读写控制方法-CN202310850719.3在审
发明人：袁园 -专利权人：长鑫存储技术有限公司
申请日： 2023-07-12 - 公布日： 2023-08-08 - 主分类号： G11C7/12 文献下载
摘要：本公开实施例提供一种读写转换电路、存储器以及读写控制方法。读写转换电路包括均衡电路、读控制电路以及第一感测放大器。均衡电路用于响应于均衡信号使全局数据线与互补全局数据线之间进行第一电荷分享。读控制电路被配置为，在写操作期间，基于所述全局数据线以及所述互补全局数据线上的信号存储电荷，所述电荷用于所述第一电荷分享。读控制电路还用于使目标数据线发生第一跳变并在第一读操作结束后发生第二跳变。第一感测放大器用于比较并放大全局数据线与互补全局数据线的压差。本公开实施例有利于降低功耗。
读写转换电路存储器以及控制方法

[发明专利]半导体器件-CN201910796473.X有效
发明人：金雄来;郭明均;李承燻 -专利权人：爱思开海力士有限公司
申请日： 2019-08-27 - 公布日： 2023-08-01 - 主分类号： G11C7/12 文献下载
摘要：本发明公开了一种半导体器件。半导体器件包括输入/输出I/O控制信号发生电路、管道电路和自动预充电信号发生电路。I/O控制信号发生电路产生输入控制信号、输出控制信号和内部输出控制信号。管道电路基于输入控制信号来锁存内部命令/地址信号，以及输出被锁存的内部命令/地址信号作为锁存信号。自动预充电信号发生电路从锁存信号和内部锁存信号来产生自动预充电信号。
半导体器件

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