专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
专利下载VIP
公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
更多 »
专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
更多 »
钻瓜专利网为您找到相关结果2924个,建议您升级VIP下载更多相关专利
  • [发明专利]一种基于可复用Booth乘法单元的存内计算电路-CN202310945599.5在审
  • 贺雅娟;金正浩;武晗;潘本浩;张波 - 电子科技大学
  • 2023-07-28 - 2023-10-27 - G11C7/10
  • 本发明属于集成电路技术领域,具体的说是一种基于可复用Booth乘法单元的存内计算电路。本发明在传统6T‑SRAM存储单元基础上添加两个晶体管,控制局部计算数据线进行多行数据复用,并且增加Booth编码器对局部计算数据线中的数据编码,再利用Booth译码器和积产生电路完成8比特数据乘法,最后通过加法器树累加各个乘法结果实现了在SRAM存储阵列中完成多组数据的乘法累加运算。本发明了实现了高效的8比特SRAM存内计算,具有存储密度大,灵活性高的特点,能够在存内计算操作的同时进行读写操作,适用于需要大规模矩阵运算的数据密集型应用,如神经网络。
  • 一种基于可复用booth乘法单元计算电路
  • [发明专利]半导体存储装置及存储器系统-CN201910748427.2有效
  • 佐野裕太;佐藤淳一 - 铠侠股份有限公司
  • 2019-08-14 - 2023-10-27 - G11C7/10
  • 本发明的实施方式提供一种高速地动作的半导体存储装置及存储器系统。本发明的实施方式的半导体存储装置具备:存储单元阵列,包含多个存储单元;周边电路,连接于该存储单元阵列,根据包含命令数据及地址数据的命令集的输入而输出用户数据;第1焊垫电极,可用于命令集的输入及用户数据的输出;以及第2焊垫电极,可对周边电路供给电力。而且,在该半导体存储装置中,当开始输入命令集之后且命令集的输入结束之前,第2焊垫电极中流动的电流增大。
  • 半导体存储装置存储器系统
  • [发明专利]用于存储系统接口电路的信号处理方法和装置-CN202210352338.8在审
  • 祖秋艳;孙春来;王武广;严钢;王勇 - 澜起电子科技(昆山)有限公司
  • 2022-04-04 - 2023-10-24 - G11C7/10
  • 本申请涉及用于存储系统接口电路的信号处理方法,所述信号处理方法包括:对接收信号进行预处理,以得到输入信号;从所述输入信号中去除加权反馈信号以得到输出信号,其中所述加权反馈信号是通过反馈路径中的有限长单位冲激响应FIR滤波器提供的;基于预定基准信号对所述输出信号进行判决以生成数字输出信号;经由所述FIR滤波器的滤波系数矩阵对所述数字输出信号进行加权,以得到加权反馈信号;将所述输出信号与参考信号进行比较以产生误差信号;以及根据所述数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数以及所述参考信号,以最小化由所述信号接收链路的传输特性引入所述接收信号中的码间串扰。
  • 用于存储系统接口电路信号处理方法装置
  • [发明专利]一种存算一体电路、系统、及计算方法-CN202310904484.1在审
  • 赵天石;周永旺;安阳;马淑香 - 山东云海国创云计算装备产业创新中心有限公司
  • 2023-07-21 - 2023-10-24 - G11C7/10
  • 本发明提出一种存算一体电路、系统、及计算方法。一种存算一体电路包括:权重矩阵单元电路,包括并联的若干第一晶体管,第一晶体管的源电极接收输入电压并且栅电极接收脉冲电压,每个第一晶体管基于栅电极接收到的正、负脉冲电压得到对应的沟道电导并进行保存,以及将沟道电导作为每个第一晶体管对应的权重计算权重矩阵单元电路的输出电压并输出;分类单元电路,与权重矩阵单元电路串联,包括若干第二晶体管连接的多级反相器电路,用于接收输出电压并基于多级反相器电路对其进行激活函数计算后输出对输入电压的分类结果。本发明提高了神经网络计算过程中处理数据的效率,对输入电压有更好的分类效果,电路结构设计简单,更易于扩展。
  • 一种一体电路系统计算方法
  • [发明专利]均衡电路、数据采集方法及存储器-CN202011018885.X有效
  • 张志强 - 长鑫存储技术有限公司
  • 2020-09-24 - 2023-10-24 - G11C7/10
  • 本申请提供一种均衡电路、数据采集方法及存储器,均衡电路包括第一输入缓冲电路、第二输入缓冲电路以及选择采样电路;其中,第一输入缓冲电路与第二输入缓冲电路分别与选择采样电路连接,且第一输入缓冲电路与第二输入缓冲电路采用的参考电压不同;选择采样电路根据均衡电路前一次输出的数据,选择对第一输入缓冲电路或第二输入缓冲电路输出的数据信号进行数据采样,并将采集到的数据作为均衡电路当前输出的数据。即上述均衡电路包括两个不同的输入缓冲电路,选择采样电路在采集数据时,需要根据均衡电路前一次输出的数据,从上述两个输入缓冲电路中选择其中一个所输出数据信号进行数据采集,由此可以更加有效的提升接收数据信号的质量。
  • 均衡电路数据采集方法存储器
  • [发明专利]一种基于半导体存储器件2T0C的非运放钳位存内计算电路-CN202310865318.5在审
  • 王宗巍;杨韵帆;蔡一茂;李劲杉;黄如 - 北京大学
  • 2023-07-14 - 2023-10-20 - G11C7/10
  • 本发明提供一种基于半导体存储器件2T0C的非运放钳位存内计算电路,属于半导体和CMOS超大规模集成电路中的存储器与存内计算技术领域,包括一个n行m列的2T0C阵列、输入驱动电路、写字线驱动电路、读写电路和输出电路,具有写入、读取、刷新和计算功能,计算时先对2T0C阵列读位线电容预充电压,再由输入驱动电路和输出电路配合,使输入与权值均为“1”的存储单元上有电流流过,该电流对读位线电容放电产生压降,该压降正比于同一列上权值与输入均为“1”的单元的个数之和,实现输出向量等于输入向量与权值矩阵相乘的计算,相比运放钳位读位线电压的设计,本设计全程无直流通路,且无运放功耗,可以得到更高计算能效。
  • 一种基于半导体存储器件t0c非运放钳位存内计算电路
  • [发明专利]半导体裸片、多芯片封装件和存储系统-CN202310271985.0在审
  • 吴台荣 - 三星电子株式会社
  • 2023-03-16 - 2023-10-20 - G11C7/10
  • 提供了半导体裸片、多芯片封装件和存储系统。所述半导体裸片包括:第一引脚,所述第一引脚被配置为将第一片上端接(ODT)控制信号输出到第二半导体裸片,所述第二半导体裸片包括多个第二ODT电路,每个所述第二ODT电路具有对所述第一ODT控制信号作出响应的ODT;以及第二引脚,所述第二引脚被配置为接收从所述第二半导体裸片输出的第二ODT控制信号,所述半导体裸片包括多个第一ODT电路,每个所述第一ODT电路具有对所述第二ODT控制信号作出响应的ODT。
  • 半导体芯片封装存储系统
  • [发明专利]非易失性存储器件-CN201810070942.5有效
  • 李宗勋;赵恩锡;郑羽杓;南尚完;宋仲镐;李在训;洪玧昊 - 三星电子株式会社
  • 2018-01-24 - 2023-10-20 - G11C7/10
  • 非易失性存储器件包括:存储单元阵列区域,其中存储单元竖直地堆叠在衬底上;以及页缓冲器,其中布置了第一页缓冲器和第二页缓冲器。存储单元阵列区域和第一页缓冲器之间的第一距离小于存储单元阵列区域和第二页缓冲器之间的第二距离。第一页缓冲器包括响应于第一控制信号驱动的第一晶体管。第二页缓冲器包括响应于与第一控制信号相对应的第二控制信号驱动的第二晶体管。相对于第一晶体管和第二晶体管的设计约束和工艺约束中的至少一个是不同的。
  • 非易失性存储器
  • [发明专利]具有跨域功能的半导体装置-CN201811613549.2有效
  • 鲁炫榛 - 爱思开海力士有限公司
  • 2018-12-27 - 2023-10-20 - G11C7/10
  • 本发明公开了一种具有跨域功能的半导体装置。半导体装置可以包括第一半导体装置,该第一半导体装置被配置为与具有第一频率的第一时钟信号的第一边沿同步地发送第一输入信号作为第一数据。半导体装置还可以包括第二半导体装置,所述第二半导体装置包括:第一存储单元,被配置为接收第一数据作为置位信号,并且与具有第二频率的第二时钟信号的第一边沿同步地输出第二输入信号作为内部信号;以及第二存储单元,被配置为与所述第二时钟信号的第二边沿同步地输出所述内部信号作为第二数据。
  • 具有功能半导体装置
  • [发明专利]用于DDR5存储器装置中数据路径功率节省的系统及方法-CN201880042491.2有效
  • R·K·坎迪孔达 - 美光科技公司
  • 2018-04-16 - 2023-10-20 - G11C7/10
  • 本发明揭示一种存储器装置,其包含具有数据总线的数据路径。所述存储器装置进一步包含:第一单热通信接口,其通信地耦合到所述数据总线;及第二单热通信接口,其通信地耦合到所述数据总线。所述存储器装置额外地包含:至少一个存储器库;及输入/输出I/O接口,其经由所述第一单热通信接口及所述第二单热通信接口通信地耦合到所述至少一个存储器库,其中所述第一单热通信接口经配置以将由所述I/O接口接收的第一数据模式转换成经由所述数据总线传输到所述第二单热通信接口的单热信号,且其中所述第二单热通信接口经配置以将所述单热信号转换成所述第一数据模式以存储于所述至少一个存储器库中。
  • 用于ddr5存储器装置数据路径功率节省系统方法

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top