[发明专利]沟槽结构的制造方法

说明书

技术领域

本发明涉及一种半导体结构的制造方法，特别涉及一种沟槽结构的制造方法。

背景技术

反应性离子蚀刻(reactive ion etching,RIE)工艺为一常用于半导体蚀刻工艺中的一种干式蚀刻工艺。反应性离子蚀刻工艺结合了离子轰击与化学反应，因此可达到高非等向性及高蚀刻选择比。然而，在反应性离子蚀刻工艺中，可能产生反应性离子蚀刻延迟效应(reactive ion etching lag effect)。举例来说，在借由反应性离子蚀刻工艺同时蚀刻开口尺寸不同的沟槽结构时，可能产生反应性离子蚀刻延迟效应，反应性离子蚀刻延迟效应可造成开口较窄的沟槽结构相较于开口较宽的沟槽结构来说具有较低的蚀刻速率，因而造成沟槽结构深度不均匀(通常开口较窄的沟槽结构深度小于开口较宽的沟槽结构深度)，降低半导体装置的良率。

因此，亟需一种改良的沟槽结构的制造方法，以减缓或排除反应性离子蚀刻延迟效应所带来的影响。

发明内容

有鉴于此，为解决现有技术的问题，本发明在一基板与一硬式掩模层之间形成一缓冲层，且配合实施两次的蚀刻工艺，其中先对硬式掩模层实施第一蚀刻工艺以在缓冲层内形成具有不同开口尺寸的凹口，再对不同开口尺寸的凹口实施第二蚀刻工艺以在基板中形成相对应的沟槽，借以减缓或排除反应性离子蚀刻延迟效应所带来的影响，使具有不同开口尺寸的沟槽的深度大抵相同，进而提升半导体装置良率。

根据上述之目的，本发明提供一种沟槽结构的制造方法。在一基板上形成一缓冲层及位于缓冲层上的一硬式掩模层。在硬式掩模层上定义出至少一第一开口区及多个第二开口区，其中第一开口区大于每一第二开口区。对第一开口区及第二开口区实施一第一蚀刻工艺，以在缓冲层内形成对应第一开口区的一第一凹口及对应第二开口区的多个第二凹口。对第一凹口及第二凹口实施一第二蚀刻工艺，以在基板内形成对应第一凹口的一第一沟槽结构及对应第二凹口的多个第二沟槽结构，其中第一沟槽结构与第二沟槽结构的深度大抵相同。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1-图5是绘示出根据本发明一实施例的沟槽结构的制造方法流程剖面示意图。

【主要附图标记说明】

10~基板

20~缓冲层

30~硬式掩模层

35a~第一开口区

35b~第二开口区

40~抗反射层

50~光阻层

70a~第一凹口

70b~第二凹口

90a~第一沟槽结构

90b~第二沟槽结构

具体实施方式

以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的附图标记或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。在附图中，实施例的形状或是厚度可扩大，以简化或是方便标示。再者，图中未绘示或描述的元件，为所属技术领域中普通技术人员所知的形式。

基板上方可以形成任何所需的半导体元件，例如MOS晶体管、电阻、逻辑元件等，不过此处为了简化附图，仅以平整的基底表示之。在本发明的叙述中，“基板”一词可包括半导体晶圆、半导体晶圆上已形成的元件、或是覆盖在晶圆上的各种涂层。

图1-图5是示出根据本发明一实施例的沟槽结构100的制造方法流程剖面示意图。首先，参见图1，在一基板10上形成一缓冲层20及位于缓冲层上的一硬式掩模层30。基板10可包括一硅基板或其他半导体基板。缓冲层20可包括氮化硅。在一些实施例中，缓冲层20的厚度可约为10-50埃。硬式掩模层30可包括各种合适材质，例如金属、外延硅、硅化钛及硅硼玻璃(borosilicate glass,BSG)，然而不限于此。应注意的是，在选择缓冲层20及硬式掩模层30的材质时，优选为硬式掩模层30与缓冲层20的蚀刻选择比高，即硬式掩模层30的蚀刻速率高于缓冲层20的蚀刻速率。在一些实施例中，可进一步在硬式掩模层30上形成一抗反射层40。抗反射层可包括钛、二氧化钛、氮化钛、碳、氧化铬或其组合。