[发明专利]用于具有高K和金属栅极结构的MOSFET的结构和方法

说明书

本申请要求2011年11月11日提交的美国临时专利申请No.61/558,723，(代理案卷号24061.2022)，其内容通过全部引用并入本申请中。

技术领域

本发明涉及半导体技术领域，更具体地，涉及用于具有高K和金属栅极结构的MOSFET的结构和方法。

背景技术

在集成电路工艺的先进技术节点方面，采用高k介电材料和金属形成场效应晶体管(FET)(诸如金属氧化物半导体场效应晶体管(MOSFET))的栅极堆叠件。在现有的图案化金属栅极堆叠件的方法中，由于膜的均匀性，金属栅极堆叠件中的金属层的功函数移向栅极边缘的中间禁带(mid-gap)。因此，阈值电压被不期望地改变，从而导致在恒定次阈值泄露电流的较差短沟道控制。另外，由于源极漏极延长阻抗的增加使得驱动电流被劣化。而且，现有方法中金属膜的较差均匀性导致栅极内的功函数变化恶化。因此，需要金属栅极堆叠件的结构和制造该结构的方法以解决上述认识到的问题。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体结构，包括：

半导体衬底；和

设置在所述半导体衬底上的栅极堆叠件，所述栅极堆叠件包括：

高k介电材料层；

设置在所述高k介电材料层上的覆盖层；

设置在所述覆盖层上的金属层，其中，所述覆盖层和所述高k介电材料层具有基础结构。

在可选实施例中，所述基础结构包括从所述金属层的底部边缘水平延伸的所述高k介电材料层的部分。

在可选实施例中，所述基础结构包括从所述金属层的底部边缘水平延伸的所述覆盖层的部分。

在可选实施例中，所述基础结构沿所述栅极堆叠件的栅极长度方向具有约0.5nm至约0.25nm范围内的水平尺寸。

在可选实施例中，所述金属层包括：设置在所述覆盖层上的功函数金属膜；位于所述功函数金属膜上的另一金属膜。

在可选实施例中，所述覆盖层包括氮化钛。

在可选实施例中，所述半导体结构还包括设置在所述半导体衬底和所述高k介电材料层之间的界面层。

在可选实施例中，所述金属层包括凹入的侧壁轮廓。

在可选实施例中，所述金属层的侧壁相对于所述半导体衬底的顶面具有角度，并且所述角度在约85度至约90度的范围内。

根据本发明的另一个方面，还提供了一种半导体结构，包括：

半导体衬底，

设置在所述半导体衬底上的栅极堆叠件，所述栅极堆叠件包括：

栅极介电层，包括高k介电材料层；

设置在所述高k介电材料层上的覆盖层；和

设置在所述覆盖层上的金属层，其中所述金属层具有凹入的侧壁轮廓。

在可选实施例中，所述半导体衬底具有所述栅极堆叠件设置在其上的顶面；以及所述金属层具有向所述半导体衬底的所述顶面倾斜的侧壁，并且所述侧壁与所述顶面之间的角度小于约90度。

在可选实施例中，所述角度大于约85度。

在可选实施例中，所述栅极介电层和所述覆盖层包括基础部件。

在可选实施例中，所述基础部件具有沿栅极长度方向的尺寸，所述尺寸在约0.5nm至约2.5nm的范围内。

在可选实施例中，所述栅极介电层还包括界面材料层；以及所述覆盖层包括氮化钛。

在可选实施例中，所述金属层包括：设置在所述覆盖层上的功函数金属膜；以及设置在所述功函数金属膜上的另一金属膜。

根据本发明的又一个方面，还提供了一种形成栅极堆叠件的方法，包括：

在半导体衬底上形成多种栅极材料层，其中所述多种栅极材料层包括栅极介电层、位于所述栅极介电层上的覆盖层以及位于所述覆盖层上的多晶硅层；

使用第一蚀刻剂实施第一干蚀刻以图案化所述多晶硅层；

使用不同于所述第一蚀刻剂的第二蚀刻剂实施第二干蚀刻以控制图案化后的所述多晶硅层的侧壁，使得图案化后的所述多晶硅层的侧壁是凹入的。

在可选实施例中，所述第一蚀刻剂包括Cl₂和CF₄，所述第二蚀刻剂包括HBr。

在可选实施例中，所述第一干蚀刻还包括调节成有效蚀刻氧化硅的第一蚀刻步骤和调节成避免损害所述覆盖层的第二蚀刻步骤。