[发明专利]非易失性半导体存储装置及其制造方法

说明书

相关申请的交叉引用

本申请基于2011年2月25日提交的在先日本专利申请No.2011-039282并要求享有其优先权权益；通过引用将其全部内容并入本文。

技术领域

本文描述的实施例一般地涉及非易失性半导体存储装置及其制造方法。

背景技术

设置在诸如NAND闪速存储器等非易失性半导体存储装置中的存储单元具有其中浮置栅极和控制栅极经由栅间(intergate)绝缘膜而堆叠的叠栅结构。

此时，随着小型化的发展，减少了相邻浮置栅极之间的尺寸。在该部分中出现的寄生电容对非易失性半导体存储装置的工作特性具有不可忽略的影响。

在该背景下，已经提出了一种非易失性半导体存储装置，其中在相邻存储单元之间设置空隙部分以便减小在存储单元之间出现的寄生电容。

然而，在控制栅极上形成绝缘膜的步骤中，无法抑制绝缘体透入空隙部分中。

这导致增加了存储单元之间出现的寄生电容，并且可能妨碍非易失性半导体存储装置的工作特性的提高。

另外，在存储单元形状和存储单元之间尺寸的变化以及用于形成绝缘膜的过程中的变化的影响下，改变了绝缘体透入空隙部分中的量。因此，由存储单元之间的空隙部分占据的比例发生变化。这可能导致非易失性半导体存储装置的工作特性不稳定。

附图说明

图1是示出根据第一实施例的非易失性半导体存储装置的示意性局部截面图。

图2A至3D是示出用于制造根据第二实施例的非易失性半导体存储装置的方法的示意性过程截面图。

发明内容

通常，根据一个实施例，一种非易失性半导体存储装置包括：包含硅的衬底、多个存储单元和绝缘膜。所述衬底包括硅。所述多个存储单元设置在所述衬底上，其间具有间隔。所述绝缘膜设置在所述存储单元的侧壁上。所述绝缘膜包括在所述存储单元之间的空隙部分之上朝所述存储单元中的相邻的一个存储单元突出的突出部。

具体实施方式

现在将参考附图说明实施例。在附图中，相似的部件由同样的附图标记标注，并且适当地省略其详细说明。

【第一实施例】

图1是示出根据第一实施例的非易失性半导体存储装置的示意性局部截面图。

在此，图1主要示出存储单元6的一部分，并且省略设置在非易失性半导体存储装置1中的公知的字线、位线、触点、装置隔离绝缘膜、外围电路部分，等等。

另外，图1示出在位线方向(沟道长度方向)上的横截面。

如在图1中所示，多个存储单元6设置在衬底7上，其间具有间隔。存储单元6包括以该顺序堆叠的隧道绝缘膜2、浮置栅极3、栅间绝缘膜4和控制栅极5。存储单元6形成在包含硅的衬底7的上部分中。存储单元6设置在围绕有装置隔离绝缘膜(未示出)的有源区(装置形成区域，或有源区域)7a上。在此，通过将诸如氧化硅等绝缘体嵌入形成在衬底7中的沟槽中来形成装置隔离绝缘膜(未示出)。

隧道绝缘膜2设置在衬底7上。在该情况下，隧道绝缘膜2设置在有源区7a上。隧道绝缘膜2可以是例如具有大约3-15nm厚度的氧化硅膜或氮氧化硅膜。

浮置栅极3设置在隧道绝缘膜2上。浮置栅极3可以例如是具有大约10-500nm厚度的多晶硅膜。在该情况下，为了提供导电性，浮置栅极3可以掺杂以例如浓度大约为10¹⁸-10²¹原子/cm³的磷或砷。

栅间绝缘膜4设置在浮置栅极3上。栅间绝缘膜4可以例如是具有大约5-30nm的厚度的绝缘膜。在该情况下，栅间绝缘膜4可以例如是氧化硅膜或氮氧化硅膜。可替代地，栅间绝缘膜4可以例如是氧化硅膜/氮化硅膜/氧化硅膜的堆叠膜(ONO膜)。

控制栅极5设置在栅间绝缘膜4上。控制栅极5可以例如是具有大约10-500nm的厚度的多晶硅膜。在该情况下，为了提供导电性，控制栅极5可以掺杂以例如浓度大约为10¹⁸-10²¹原子/cm³的磷、砷或硼。

可替代地，例如W、Ni、Mo、Ti或Co的金属膜可以在所形成的多晶硅膜上形成并且随后通过热处理转变为硅化物膜。因此，可以将控制栅极5配置为具有堆叠结构，其中堆叠硅化物膜和多晶硅膜。

可替代地，可以将控制栅极5配置为具有堆叠结构，其中堆叠金属膜和多晶硅膜。可替代地，可以将控制栅极5配置为具有堆叠结构，其中堆叠金属膜、硅化物膜和多晶硅膜。