[发明专利]半导体ESD电路和方法

说明书

技术领域

本发明一般地涉及半导体电路和方法并且更具体地涉及一种半导体ESD保护电路和方法。

背景技术

随着电子元件连同集成电路中的内部结构一起正变得越来越小，完全损坏或者以其他形式伤害电子元件正变得更容易。特别地，许多集成电路极易于因静电放电而损坏。一般地，静电放电（ESD）是由直接接触引起或者由静电场诱导的、处于不同静电电位或电压的本体之间的静电电荷的转移。静电放电或者ESD已变为电子工业的关键问题。

因ESD事件导致的器件故障不总是立即是灾难性的或明显的。通常，器件仅略微弱化，但是不太能够承受正常的操作应力。这种弱化的器件可能导致可靠性问题。因此，在电路中典型地包括各种ESD保护电路以保护其各种元件。

堆叠的金属氧化物半导体（MOS）箝位器件通常用于ESD保护。这些器件典型地利用一个或多个MOS器件的堆叠，这些MOS器件由快速ESD瞬变动态地触发，但是在正常操作期间不传导电流。例如在具有多个功率域的电路中使用堆叠的MOS功率箝位器。例如，专用于输入/输出（I/O）电路的一个功率域可以使用3.3 V电源进行操作，而专用于处理逻辑的另一功率域可以使用在较高供电电压下击穿的小的、快速的、低电压晶体管在1.8 V下进行操作。一般地，使用堆叠的MOS箝位器来保护供电节点和I/O引脚以防止因瞬时高电压引起的器件毁坏。

发明内容

在一个实施例中，一种在第一节点和第二节点之间提供保护的静电放电（ESD）电路包括第一MOS器件，其具有耦接到第一节点的第一源极/漏极以及耦接到中间节点的第二源极/漏极。该ESD电路还包括：第一电容器，耦接在第一MOS器件的栅极和第一节点之间；第一电阻器，耦接在第一MOS器件的栅极和中间节点之间；第二MOS器件，具有耦接到中间节点的第一源极/漏极和耦合到第二节点的第二源极/漏极；第二电容器，耦接在第二MOS器件的栅极和第一节点之间；以及第二电阻器，耦接在第二MOS器件的栅极和第二节点之间。

在下面附图和描述中阐述了本发明的一个或多个实施例的细节。根据描述和附图并且根据权利要求，本发明的其他特征、目的和优点将是明显的。

附图说明

为了更完整地理解本发明及其优点，现在参照结合附图进行的下面描述，其中：

图1a至1c图示了根据本发明的一个实施例的ESD器件；

图1d示出了具有三个堆叠的器件的实施例；

图2a至2b图示了示出实施例ESD器件的性能的波形图；

图3a至3c图示了根据本发明的一个实施例的ESD器件的布局、横截面和等效电路；

图4a至4c图示了根据另一实施例的ESD器件的布局和等效电路；

图5a至5b图示了根据另一实施例的ESD器件的布局和等效电路；

图6a至6b图示了示出实施例ESD器件的性能的曲线图；以及

图7图示了实施例ESD器件的实施例应用示例。

具体实施方式

下面详细讨论了目前优选的实施例的实现和使用。然而，应认识到，本发明提供了能够在广泛的多种具体背景下实施的许多可应用的发明概念。所讨论的具体实施例仅说明实现和使用本发明的具体方式而并非限制本发明的范围。

将在具体背景即堆叠的MOS ESD器件下关于优选的实施例描述本发明。然而，本发明还可以应用于其他半导体结构。

在一个实施例中，使用RC电路来偏置和触发由NMOS器件T1和T2制成的堆叠的MOS ESD功率箝位器。在一个实施例中，RC MOS功率箝位器具有多个堆叠的MOS以及相关联的RC触发电路。在一个实施例中，堆叠的器件由耦接到每个器件的栅极的多个RC桥触发。

图1a图示了根据本发明的一个实施例的ESD器件100的功能框图。ESD器件100具有彼此堆叠的晶体管T1和T2。在正常操作期间，T1和T2截止。在ESD事件期间，RC定时器100激活器件T1并且RC定时器114激活器件T2，由此建立供电VDDP和供电VSS之间的传导路径。栅极偏置生成器112供应用于晶体管T1的栅极的偏置电压。在一个实施例中，晶体管T1和T2被偏置为使得在正常操作期间和在一些ESD事件期间这些器件的栅极不超过最大值以便防止器件劣化或毁坏。在一些情况下，该最大值被称为绝对最大额定值（rating）电压。在一个实施例中，使用自参考电压来偏置T1和T2的栅极，并且关于ESD相关性能参数对这些器件的性能进行最优化。