[发明专利]浅沟槽隔离区形成方法、浅沟槽隔离区结构及膜层形成方法

说明书

技术领域

本发明涉及集成电路制造技术领域，特别涉及一种浅沟槽隔离区形成方法、浅沟槽隔离区结构及膜层形成方法。

背景技术

集成电路制造技术领域中，形成浅沟槽隔离区的步骤包括：在半导体基底上形成浅沟槽；向所述浅沟槽填充隔离物。其中，向所述浅沟槽填充隔离物的步骤包括：清洗已形成所述浅沟槽的半导体基底；在所述浅沟槽内形成垫氧化层；沉积隔离层，所述隔离层覆盖所述垫氧化层并填充所述浅沟槽。所述半导体基底通过在半导体衬底表面顺次形成隔离层及钝化层后获得。如图1所示，应用上述方法形成的浅沟槽隔离区的结构包括：半导体基底10、位于所述半导体基底内的浅沟槽12以及填充所述浅沟槽的隔离层20。

随着临界尺寸的逐渐缩小，应力问题日益受到业界的重视，现有工艺中，如何降低所述隔离层内具有的应力，业界已作了一定的尝试。

如已于2003年3月19日公开的公告号为CN1242466C的中国专利中提供的一种降低浅沟槽隔离侧壁氧化层应力与侵蚀的方法，该方法至少包括下列步骤：提供基底，所述基底具有第一介电层及覆盖所述第一介电层的第二介电层；在所述基底内形成沟槽；形成侧壁氧化层，所述侧壁氧化层覆盖所述沟槽的侧壁与底部；以介电材料填满所述沟槽；及执行现场蒸汽发生制程以再氧化所述侧壁氧化层，所述现场蒸汽发生制程至少包括引入氧与氢氧根。

但是，该方法仅用以降低浅沟槽隔离侧壁氧化层应力，并进而降低后续制程对器件造成的侵蚀。然而，近来，已有研究表明，器件导电沟道内具有适当类型的应力对半导体器件的性能将产生有益影响。业界已公认，所述导电沟道内具有拉应力有助于增强NMOS器件的电子迁移率；所述导电沟道内具有压应力有助于增强PMOS器件的空穴迁移率；相应地，浅沟槽隔离侧壁处氧化层具有压应力有助于增强NMOS器件的电子迁移率；浅沟槽隔离侧壁处氧化层具有拉应力有助于增强PMOS器件的空穴迁移率；即随着工艺的发展，单纯地降低浅沟槽隔离侧壁氧化层应力已不能满足实际生产的需要，控制所述浅沟槽隔离侧壁氧化层内的应力成为改善器件性能的指导方向。

发明内容

本发明提供了一种浅沟槽隔离区形成方法，可形成具有满足产品应力改善要求的隔离层的浅沟槽隔离区；本发明提供了一种浅沟槽隔离区结构，所述浅沟槽隔离区具有满足产品应力改善要求的隔离层；本发明提供了一种膜层形成方法，可形成满足产品应力改善要求的膜层。

本发明提供的一种浅沟槽隔离区形成方法，包括：

在半导体基底上形成浅沟槽；

确定隔离层参数；

确定与所述参数对应的隔离层分布，所述隔离层包含至少一层压应力膜层和至少一层拉应力膜层，所述压应力膜层和拉应力膜层间隔相接；

根据所述隔离层分布沉积隔离层内压应力膜层和拉应力膜层，所述隔离层覆盖所述浅沟槽。

可选地，确定隔离层参数的步骤包含确定所述隔离层的目标应力值和厚度的操作；可选地，确定隔离层分布的步骤包含确定所述隔离层分基准值的操作，所述隔离层分基准值为各所述压应力膜层的厚度与其具有的应力值的乘积和各拉应力膜层的厚度与其具有的应力值的乘积之和；可选地，所述隔离层分基准值的绝对值和所述隔离层的厚度的比值与所述隔离层目标应力值的差值小于或等于20MPa；可选地，沉积隔离层内压应力膜层和拉应力膜层的方法均为PECVD、HDPCVD、APCVD、LPCVD、SACVD或HARP SACVD中的一种；可选地，所述隔离层内包含的压应力膜层和拉应力膜层的数目相同或不相同。

本发明提供的一种浅沟槽隔离区结构，包括：半导体基底、位于所述半导体基底内的浅沟槽以及填充所述浅沟槽的隔离层；所述隔离层包含至少一层压应力膜层和至少一层拉应力膜层，所述压应力膜层和拉应力膜层间隔相接。

可选地，所述隔离层内包含的压应力膜层和拉应力膜层的数目相同或不相同。

本发明提供的一种膜层形成方法，包括：

形成半导体基体；

确定膜层参数；

确定与所述参数对应的膜层分布，所述膜层包含至少一层压应力层和至少一层拉应力层，所述压应力层和拉应力层间隔相接；

根据所述分布沉积膜层内压应力层和拉应力层，所述膜层覆盖所述半导体基体。